JPH0553300B2 - - Google Patents
Info
- Publication number
- JPH0553300B2 JPH0553300B2 JP63178515A JP17851588A JPH0553300B2 JP H0553300 B2 JPH0553300 B2 JP H0553300B2 JP 63178515 A JP63178515 A JP 63178515A JP 17851588 A JP17851588 A JP 17851588A JP H0553300 B2 JPH0553300 B2 JP H0553300B2
- Authority
- JP
- Japan
- Prior art keywords
- base
- forming
- well
- electrode
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000009792 diffusion process Methods 0.000 claims description 33
- 239000004065 semiconductor Substances 0.000 claims description 32
- 239000000758 substrate Substances 0.000 claims description 12
- 239000012535 impurity Substances 0.000 claims description 6
- 238000004519 manufacturing process Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔概要〕
半導体装置の製造方法に関し、
遮断周波数の高い構造を有する半導体装置の製
造方法を提供することを目的とし、一導電型の半
導体基板１上に反対導電型のエピタキシヤル層が
形成された半導体装置に対し、該エピタキシヤル
層の一部に一導電型のウエル４を形成する工程
と、該ウエルの一部に反対導電型のベース拡散層
５を形成する工程と、全面に絶縁膜を形成した
後、前記ウエルと前記ベース拡散層との境界部を
表出させベースコンタクト用窓６を形成する工程
と、前記窓に前記ベース拡散層と同型の不純物を
注入しコンタクト用ドープ領域８を形成する工程
と、該ドープ領域上にベース電極７を形成する工
程と、該ベース電極をマスクとして一導電型の不
純物を注入し前記ベース拡散層にエミツタ拡散領
域９、前記ウエルにコレクタ拡散領域１０を形成
する工程とを含むことを特徴とする半導体装置の
製造方法をもつて構成とする。
造方法を提供することを目的とし、一導電型の半
導体基板１上に反対導電型のエピタキシヤル層が
形成された半導体装置に対し、該エピタキシヤル
層の一部に一導電型のウエル４を形成する工程
と、該ウエルの一部に反対導電型のベース拡散層
５を形成する工程と、全面に絶縁膜を形成した
後、前記ウエルと前記ベース拡散層との境界部を
表出させベースコンタクト用窓６を形成する工程
と、前記窓に前記ベース拡散層と同型の不純物を
注入しコンタクト用ドープ領域８を形成する工程
と、該ドープ領域上にベース電極７を形成する工
程と、該ベース電極をマスクとして一導電型の不
純物を注入し前記ベース拡散層にエミツタ拡散領
域９、前記ウエルにコレクタ拡散領域１０を形成
する工程とを含むことを特徴とする半導体装置の
製造方法をもつて構成とする。
本発明は半導体装置及びその製造方法に依り、
特に遮断周波数の高い半導体装置及びその製造方
法に関する。
特に遮断周波数の高い半導体装置及びその製造方
法に関する。
従来の横型pnpトランジスタの構造を第４図に
示す。横型pnpトランジスタはその構造上、ベー
ス電流を導く埋没層と基板との接触面積が大きい
ので、そこに発生するベース浮遊容量が大きくな
り、そのため遮断周波数が30MHz前後と低い値し
か得られない。
示す。横型pnpトランジスタはその構造上、ベー
ス電流を導く埋没層と基板との接触面積が大きい
ので、そこに発生するベース浮遊容量が大きくな
り、そのため遮断周波数が30MHz前後と低い値し
か得られない。
縦型pnpトランジスタはこの欠点を除くもので
ある。従来の縦型pnpトランジスタの構造を第５
図に示す。図において７，１１，１２はそれぞれ
ベース電極、エミツタ電極、コレクタ電極を示
し、４はウエル、５はベース拡散層、９はエミツ
タ拡散領域を示す。この構造においてはベース拡
散層５とウエル４間の容量いわゆるベース・コレ
クタ間容量が遮断周波数に大きく影響を与えるの
であるが、通常の技術で1GHz程度の遮断周波数
のトランジスタが得られる。
ある。従来の縦型pnpトランジスタの構造を第５
図に示す。図において７，１１，１２はそれぞれ
ベース電極、エミツタ電極、コレクタ電極を示
し、４はウエル、５はベース拡散層、９はエミツ
タ拡散領域を示す。この構造においてはベース拡
散層５とウエル４間の容量いわゆるベース・コレ
クタ間容量が遮断周波数に大きく影響を与えるの
であるが、通常の技術で1GHz程度の遮断周波数
のトランジスタが得られる。
しかし、この従来構造ではベース電極とエミツ
タ電極を接触させないためにその間の距離をある
程度大きくする必要があり、また、両電極と
LOCOS３間の距離もある程度大きくする必要が
ある。従つて、ベース・コレクタ間容量を小さく
していく上で構造上の限界がある。
タ電極を接触させないためにその間の距離をある
程度大きくする必要があり、また、両電極と
LOCOS３間の距離もある程度大きくする必要が
ある。従つて、ベース・コレクタ間容量を小さく
していく上で構造上の限界がある。
本発明はこの課題に対処して新しい構造とその
形成方法の提供により遮断周波数の高い半導体装
置を実現することを目的とする。
形成方法の提供により遮断周波数の高い半導体装
置を実現することを目的とする。
第１図に本発明の半導体装置の構造を示す。
図において、１は半導体基板、２は埋没層、３
はLOCOS、４はウエル、５はベース拡散層、７
はベース電極、８はコンタクト用ドープ領域、９
はエミツタ拡散領域、１０はコレクタ拡散領域、
１１はエミツタ電極、１２はコレクタ電極であ
る。
はLOCOS、４はウエル、５はベース拡散層、７
はベース電極、８はコンタクト用ドープ領域、９
はエミツタ拡散領域、１０はコレクタ拡散領域、
１１はエミツタ電極、１２はコレクタ電極であ
る。
上記課題に対して、一導電型の半導体基板１上
に反対導電型のエピタキシヤル層が形成された半
導体装置に対し、該エピタキシヤル層の一部に一
導電型のウエル４を形成する工程と、 該ウエルの一部に反対導電型のベース拡散層５
を形成する工程と、 全面に絶縁膜を形成した後、前記ウエルと前記
ベース拡散層との境界部を表出させベースコンタ
クト用窓６を形成する工程と、 前記窓に前記ベース拡散層と同型の不純物を注
入しコンタクト用ドープ領域８を形成する工程
と、 該ドープ領域上にベース電極７を形成する工程
と、 該ベース電極をマスクとして一導電型の不純物
を注入し前記ベース拡散層にエミツタ拡散領域
９、前記ウエルにコレクタ拡散領域１０を形成す
る工程とを含むことを特徴とする半導体装置の製
造方法。
に反対導電型のエピタキシヤル層が形成された半
導体装置に対し、該エピタキシヤル層の一部に一
導電型のウエル４を形成する工程と、 該ウエルの一部に反対導電型のベース拡散層５
を形成する工程と、 全面に絶縁膜を形成した後、前記ウエルと前記
ベース拡散層との境界部を表出させベースコンタ
クト用窓６を形成する工程と、 前記窓に前記ベース拡散層と同型の不純物を注
入しコンタクト用ドープ領域８を形成する工程
と、 該ドープ領域上にベース電極７を形成する工程
と、 該ベース電極をマスクとして一導電型の不純物
を注入し前記ベース拡散層にエミツタ拡散領域
９、前記ウエルにコレクタ拡散領域１０を形成す
る工程とを含むことを特徴とする半導体装置の製
造方法。
をもつて対処することができる。
高周波特性を向上させ、遮断周波数を上げるた
めには、特にベース・コレクタ間容量の減少を図
る必要がある。本発明の構造にはそのための対策
が施されている。即ち、本発明の構造の場合は、
ベース拡散層５とウエル４の間の接触面にベー
ス・コレクタ間容量が発生するのであるが、まず
従来の縦型トランジスタ（第５図参照）に比べて
みると、ベース電極７及びエミツタ電極１１と LOCOS３との間にベース・コレクタ間接合が
ない分だけベース・コレクタ間容量は減少する。
さらに減少させるためにはベース電極７とエミツ
タ電極１１の間の距離の減少を図る必要がある。
そのためにも本構造にはいろいろの考慮が払われ
ている。即ち、本構造にはベースコンタクト窓６
を利用するコンタクト用ドープ領域８の形成によ
り位置精度よくコンタクトが形成されること、ベ
ース電極７を形成した後表面を絶縁膜で覆うので
エミツタ電極１１はベース電極７との接触は全く
考慮しなくてよいこと、エミツタ拡散領域９の形
成にはベース電極をマスクとして利用するので寸
法と位置が正確に決まること、等の利点がある。
これらのことは従来の縦型構造と比較してベー
ス・エミツタ間距離を小さく形成するのに有効で
あり、高周波特性を制限するベース・コレクタ間
の接合面積を小さくし、それに伴う容量を小さく
する。
めには、特にベース・コレクタ間容量の減少を図
る必要がある。本発明の構造にはそのための対策
が施されている。即ち、本発明の構造の場合は、
ベース拡散層５とウエル４の間の接触面にベー
ス・コレクタ間容量が発生するのであるが、まず
従来の縦型トランジスタ（第５図参照）に比べて
みると、ベース電極７及びエミツタ電極１１と LOCOS３との間にベース・コレクタ間接合が
ない分だけベース・コレクタ間容量は減少する。
さらに減少させるためにはベース電極７とエミツ
タ電極１１の間の距離の減少を図る必要がある。
そのためにも本構造にはいろいろの考慮が払われ
ている。即ち、本構造にはベースコンタクト窓６
を利用するコンタクト用ドープ領域８の形成によ
り位置精度よくコンタクトが形成されること、ベ
ース電極７を形成した後表面を絶縁膜で覆うので
エミツタ電極１１はベース電極７との接触は全く
考慮しなくてよいこと、エミツタ拡散領域９の形
成にはベース電極をマスクとして利用するので寸
法と位置が正確に決まること、等の利点がある。
これらのことは従来の縦型構造と比較してベー
ス・エミツタ間距離を小さく形成するのに有効で
あり、高周波特性を制限するベース・コレクタ間
の接合面積を小さくし、それに伴う容量を小さく
する。
さらに、ベース電極７とエミツタ電極１１間の
距離の減少により、ベース寄生抵抗が減少する利
点もある。
距離の減少により、ベース寄生抵抗が減少する利
点もある。
かくして高周波特性が改善され、遮断周波数が
高くなる。
高くなる。
なお、本発明の製造方法をバイポーラCMOS
デバイスに応用すれば、ベース電極とゲート電極
を同時に形成できるので、従来よりも工程数を削
減できる。
デバイスに応用すれば、ベース電極とゲート電極
を同時に形成できるので、従来よりも工程数を削
減できる。
以下添付図により本発明の実施例について説明
する。第２図は本発明の一実施例を示す製造工程
である。
する。第２図は本発明の一実施例を示す製造工程
である。
第２図ａ参照
(i) ＜100＞ｐ型半導体基板１に砒素（As）を
拡散してn+埋没層２を形成し、次いでｎ型エ
ピタキシヤル成長を行い、一部にｐ型拡散によ
りｐウエル４を形成し、ｐウエル４の周囲に
6000Å厚のLOCOS（Local oxidation of
silicon）３を形成する。
拡散してn+埋没層２を形成し、次いでｎ型エ
ピタキシヤル成長を行い、一部にｐ型拡散によ
りｐウエル４を形成し、ｐウエル４の周囲に
6000Å厚のLOCOS（Local oxidation of
silicon）３を形成する。
第２図ｂ参照
(ii) LOCOS３のほぼ中央部のベース形成領域に、
燐（Ｐ）を120keV、５×1013cm-2でイオン注
入し、ｎ型のベース拡散層５を形成する。その
後全面を酸化シリコン膜で覆い、ｐウエルとベ
ース拡散層との境界部を表出させ、ベースコン
タクト用窓６を形成する。
燐（Ｐ）を120keV、５×1013cm-2でイオン注
入し、ｎ型のベース拡散層５を形成する。その
後全面を酸化シリコン膜で覆い、ｐウエルとベ
ース拡散層との境界部を表出させ、ベースコン
タクト用窓６を形成する。
第２図ｃ参照
(iii) 厚さ4000ÅのポリSiを全面に成長した後、上
部からｎ型不純物をドープしてコンタクト用ド
ープ領域８を形成し、次いでポリSiをパターニ
ングしてベース電極７を形成する。
部からｎ型不純物をドープしてコンタクト用ド
ープ領域８を形成し、次いでポリSiをパターニ
ングしてベース電極７を形成する。
第２図ｄ参照
(iv) 全面にボロン（B+）を40keV、３×1015cm-2
の条件でイオン注入し、ベース電極７をマスク
としてｐ型のエミツタ拡散領域９及びｐ型のコ
レクタ拡散領域１０を形成する。
の条件でイオン注入し、ベース電極７をマスク
としてｐ型のエミツタ拡散領域９及びｐ型のコ
レクタ拡散領域１０を形成する。
第２図ｅ参照
(v) 全面を絶縁膜で覆つた後、窒素中900℃のア
ニールを行う。絶縁膜をパターニングしてエミ
ツタ拡散領域９及びコレクタ拡散領域１０を表
出する窓を形成した後全面にAlを蒸着し、さ
らにドライエツチングによりエミツタ電極１１
及びコレクタ電極１２を形成する。
ニールを行う。絶縁膜をパターニングしてエミ
ツタ拡散領域９及びコレクタ拡散領域１０を表
出する窓を形成した後全面にAlを蒸着し、さ
らにドライエツチングによりエミツタ電極１１
及びコレクタ電極１２を形成する。
かくて製造された半導体装置の高周波特性にお
ける遮断周波数は2GHzであつた。
ける遮断周波数は2GHzであつた。
第３図は、本発明の第２の実施例を説明するた
めの半導体装置の断面図である。第１図の半導体
装置の構造と異なるところは、埋没層２が設けら
れていない点である。第３図に示す埋没層のない
半導体装置は、ウエル４と半導体基板１とが接し
て形成されており、すなわち、ウエル（コレクタ
層）は、半導体基板と同一電位になつている。半
導体基板１は接地されているので、第３図に示す
トランジスタはコレクタ接地されていることにな
る。このトランジスタを例えばTTL回路の入力
部に用いられるコレクタ接地トランジスタとして
使用すれば、コレクタ電極１２を接地線に接続す
る必要がなく、コレクタ電極一接地線間のパター
ンが不要となり集積度をより向上させることがで
きる。また、埋没層２がないので、コレクタ寄生
抵抗が小さくでき、より遮断周波数の高い半導体
装置を実現できる。
めの半導体装置の断面図である。第１図の半導体
装置の構造と異なるところは、埋没層２が設けら
れていない点である。第３図に示す埋没層のない
半導体装置は、ウエル４と半導体基板１とが接し
て形成されており、すなわち、ウエル（コレクタ
層）は、半導体基板と同一電位になつている。半
導体基板１は接地されているので、第３図に示す
トランジスタはコレクタ接地されていることにな
る。このトランジスタを例えばTTL回路の入力
部に用いられるコレクタ接地トランジスタとして
使用すれば、コレクタ電極１２を接地線に接続す
る必要がなく、コレクタ電極一接地線間のパター
ンが不要となり集積度をより向上させることがで
きる。また、埋没層２がないので、コレクタ寄生
抵抗が小さくでき、より遮断周波数の高い半導体
装置を実現できる。
本発明によれば、従来の半導体装置の高周波特
性を改善して遮断周波数の高い半導体装置を提供
することができる。また、パターンサイズの減
少、工数削減の効果がある。
性を改善して遮断周波数の高い半導体装置を提供
することができる。また、パターンサイズの減
少、工数削減の効果がある。
第１図は半導体装置の構造、第２図は製造工
程、第３図は本発明の第２の実施例を説明するた
めの半導体装置の断面図、第４図は従来の横型
pnpトランジスタ、第５図は従来の縦型pnpトラ
ンジスタ、である。 図において、１は半導体基板、２は埋没層、３
はLOCOS、４はウエル、５はベース拡散層、６
はベースコンタクト用窓、７はベース電極。
程、第３図は本発明の第２の実施例を説明するた
めの半導体装置の断面図、第４図は従来の横型
pnpトランジスタ、第５図は従来の縦型pnpトラ
ンジスタ、である。 図において、１は半導体基板、２は埋没層、３
はLOCOS、４はウエル、５はベース拡散層、６
はベースコンタクト用窓、７はベース電極。
Claims (1)
- 【特許請求の範囲】 １ 一導電型の半導体基板１上に反対導電型のエ
ピタキシヤル層が形成された半導体装置に対し、
該エピタキシヤル層の一部に一導電型のウエル４
を形成する工程と、 該ウエルの一部に反対導電型のベース拡散層５
を形成する工程と、 全面に絶縁膜を形成した後、前記ウエルと前記
ベース拡散層との境界部を表示させベースコンタ
クト用窓６を形成する工程と、 前記窓に前記ベース拡散層と同型の不純物を注
入しコンタクト用ドープ領域８を形成する工程
と、 該ドープ領域上にベース電極７を形成する工程
と、 該ベース電極をマスクとして一導電型の不純物
を注入し前記ベース拡散層にエミツタ拡散領域
９、前記ウエルにコレクタ拡散領域１０を形成す
る工程とを含むことを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63178515A JPH021130A (ja) | 1988-02-16 | 1988-07-18 | 半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3307188 | 1988-02-16 | ||
| JP63-33071 | 1988-02-16 | ||
| JP63178515A JPH021130A (ja) | 1988-02-16 | 1988-07-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH021130A JPH021130A (ja) | 1990-01-05 |
| JPH0553300B2 true JPH0553300B2 (ja) | 1993-08-09 |
Family
ID=12376491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63178515A Granted JPH021130A (ja) | 1988-02-16 | 1988-07-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH021130A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2701551B2 (ja) * | 1991-02-07 | 1998-01-21 | 日本電気株式会社 | 半導体装置の製造方法 |
-
1988
- 1988-07-18 JP JP63178515A patent/JPH021130A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH021130A (ja) | 1990-01-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6838348B2 (en) | Integrated process for high voltage and high performance silicon-on-insulator bipolar devices | |
| JP3003654B2 (ja) | バイポーラｃｍｏｓ集積回路の製造方法 | |
| US4546536A (en) | Fabrication methods for high performance lateral bipolar transistors | |
| US4997775A (en) | Method for forming a complementary bipolar transistor structure including a self-aligned vertical PNP transistor | |
| JPH0366133A (ja) | ベース接点が垂直な浅いトレンチ型バイポーラ・トランジスタを有するＢｉＣＭＯＳ集積回路 | |
| US5194926A (en) | Semiconductor device having an inverse-T bipolar transistor | |
| US4966858A (en) | Method of fabricating a lateral semiconductor structure including field plates for self-alignment | |
| JPH11330084A (ja) | バイポ―ラトランジスタ―の製造方法及びその構造 | |
| JPH05275439A (ja) | 外部ベース抵抗および雑音の低いバイポーラ・トランジスタ | |
| JPS63200568A (ja) | Ｃｍｏｓ技術を用いたバイポーラ・トランジスタとその製造方法 | |
| KR0182000B1 (ko) | 바이폴라 트랜지스터의 제조방법 | |
| JP3161395B2 (ja) | 最小表面積のｎｐｎトランジスタとその製造方法 | |
| JPH0553300B2 (ja) | ||
| US5925923A (en) | Merged single polysilicon bipolar NPN transistor | |
| JPH03190139A (ja) | 半導体集積回路装置 | |
| JPS63175463A (ja) | バイｍｏｓ集積回路の製造方法 | |
| JP2633374B2 (ja) | 半導体装置およびその製造方法 | |
| JP2847773B2 (ja) | 半導体装置の製造方法 | |
| JPH07169771A (ja) | 半導体装置及びその製造方法 | |
| KR940005448B1 (ko) | 바이폴라 npn트랜지스터 제조방법 및 구조 | |
| JPH03234054A (ja) | 半導体装置の製造方法 | |
| JP2635439B2 (ja) | 半導体装置とその製造方法 | |
| JPH0436578B2 (ja) | ||
| JPH0574790A (ja) | 半導体装置及びその製造方法 | |
| KR100332116B1 (ko) | 바이폴라트랜지스터제조방법 |