JP2701551B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2701551B2 JP2701551B2 JP3016278A JP1627891A JP2701551B2 JP 2701551 B2 JP2701551 B2 JP 2701551B2 JP 3016278 A JP3016278 A JP 3016278A JP 1627891 A JP1627891 A JP 1627891A JP 2701551 B2 JP2701551 B2 JP 2701551B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にＢｉ−ＣＭＯＳ集積回路におけるバイポーラ
トランジスタの製造方法に関する。
関し、特にＢｉ−ＣＭＯＳ集積回路におけるバイポーラ
トランジスタの製造方法に関する。
【０００２】
【従来の技術】図１５−図１８は、従来技術におけるＢ
ｉ−ＣＭＯＳ集積回路のバイポーラトランジスタの製造
方法を説明するための工程順の断面図である。
ｉ−ＣＭＯＳ集積回路のバイポーラトランジスタの製造
方法を説明するための工程順の断面図である。
【０００３】ｐ型シリコン基板１上に熱酸化膜２の形成
した後、フォトレジストによるパターニングを行ない、
燐をイオン注入し、熱処理してｎ型コレクタ領域３を形
成し、更に同様にパターニングした後、ボロンをイオン
注入し、熱処理してｐ型ベース領域６を形成する〔図１
５〕。次に、全面にＣＶＤ窒化膜を堆積し、フォトレジ
ストによるパターニングを行なってからドライエッチン
グによりＣＶＤ窒化膜を選択的に除去し、フォトレジス
トを剥離してＣＶＤ窒化膜５のパターンを形成する〔図
１６〕。次に、ｐ型シリコン基板１を酸化すると、ＣＶ
Ｄ窒化膜５が上部に無い所のみ酸化され、ＬＯＣＯＳ酸
化膜４が形成される〔図１７〕。
した後、フォトレジストによるパターニングを行ない、
燐をイオン注入し、熱処理してｎ型コレクタ領域３を形
成し、更に同様にパターニングした後、ボロンをイオン
注入し、熱処理してｐ型ベース領域６を形成する〔図１
５〕。次に、全面にＣＶＤ窒化膜を堆積し、フォトレジ
ストによるパターニングを行なってからドライエッチン
グによりＣＶＤ窒化膜を選択的に除去し、フォトレジス
トを剥離してＣＶＤ窒化膜５のパターンを形成する〔図
１６〕。次に、ｐ型シリコン基板１を酸化すると、ＣＶ
Ｄ窒化膜５が上部に無い所のみ酸化され、ＬＯＣＯＳ酸
化膜４が形成される〔図１７〕。
【０００４】次に、フォトレジストのパターニング後、
砒素をイオン注入し、熱処理をしてｎ+ 型領域１１およ
びｎ+ 型エミッタ領域１２ｃを形成する。同様にパター
ニング後、ボロンのイオン注入をしてｐ+ 型領域１０ｃ
を形成する〔図１８〕。ｎ+ 型領域１１およびｐ+ 型領
域１０ｃは、それぞれコレクタ領域３およびベース領域
６の配線層とのコンタクトを取るための取り出し領域で
ある。また、ｎ+型エミッタ領域１２ｃは、エミッタ取
り出し領域でもある。
砒素をイオン注入し、熱処理をしてｎ+ 型領域１１およ
びｎ+ 型エミッタ領域１２ｃを形成する。同様にパター
ニング後、ボロンのイオン注入をしてｐ+ 型領域１０ｃ
を形成する〔図１８〕。ｎ+ 型領域１１およびｐ+ 型領
域１０ｃは、それぞれコレクタ領域３およびベース領域
６の配線層とのコンタクトを取るための取り出し領域で
ある。また、ｎ+型エミッタ領域１２ｃは、エミッタ取
り出し領域でもある。
【０００５】
【発明が解決しようとする課題】上述した従来のバイポ
ーラトランジスタの製造方法では、ｎ+ 型領域１１並び
にｎ+ 型エミッタ領域１２ｃとｐ+ 型領域１０ｃとを形
成するためのフォトレジストのパターニング時におい
て、露光時の目合せ精度を考慮して、ｎ+ 型領域１１並
びにｎ+ 型エミッタ領域１２ｃとｐ+ 型領域１０ｃとの
間隔を十分にとる必要があった。従って、バイポーラト
ランジスタの機能の上からは不必要なこの間隔のため
に、バイポーラトランジスタの面積が大きくなってしま
い、ＬＳＩの集積度の向上に対する大きな制約となって
いた。また、上記の間隔のためベース領域６の面積も大
きくなり、ベース・コレクタ間の容量が増加し、ＬＳＩ
の速度向上に対しても大きな問題になっていた。
ーラトランジスタの製造方法では、ｎ+ 型領域１１並び
にｎ+ 型エミッタ領域１２ｃとｐ+ 型領域１０ｃとを形
成するためのフォトレジストのパターニング時におい
て、露光時の目合せ精度を考慮して、ｎ+ 型領域１１並
びにｎ+ 型エミッタ領域１２ｃとｐ+ 型領域１０ｃとの
間隔を十分にとる必要があった。従って、バイポーラト
ランジスタの機能の上からは不必要なこの間隔のため
に、バイポーラトランジスタの面積が大きくなってしま
い、ＬＳＩの集積度の向上に対する大きな制約となって
いた。また、上記の間隔のためベース領域６の面積も大
きくなり、ベース・コレクタ間の容量が増加し、ＬＳＩ
の速度向上に対しても大きな問題になっていた。
【０００６】
【課題を解決するための手段】本発明のバイポーラトラ
ンジスタの製造方法は、例えばｐ型のベース領域の端部
近傍のベース領域の表面上にｎ型，あるいはｐ型の高濃
度不純物を含んだ多結晶シリコン膜からなる電極を形成
して、全面に絶縁膜を形成し，この絶縁膜をエッチ・バ
ックしてこの電極の側壁に側壁絶縁膜を形成しておくこ
とにより、コレクタ領域表面においてこの側壁絶縁膜に
対して自己整合的に高濃度のｎ型のコレクタ取り出し領
域を形成し、ベース領域表面においてこの側壁絶縁膜に
対して自己整合的に，あるいは高濃度のｎ型の多結晶シ
リコン膜からなる電極の直下に高濃度のｎ型のエミッタ
領域を形成し、ベース領域表面において高濃度のｐ型の
多結晶シリコン膜からなる電極の直下に，あるいはこの
側壁絶縁膜に対して自己整合的に高濃度逆導電型のベー
ス取り出し領域を形成している。
ンジスタの製造方法は、例えばｐ型のベース領域の端部
近傍のベース領域の表面上にｎ型，あるいはｐ型の高濃
度不純物を含んだ多結晶シリコン膜からなる電極を形成
して、全面に絶縁膜を形成し，この絶縁膜をエッチ・バ
ックしてこの電極の側壁に側壁絶縁膜を形成しておくこ
とにより、コレクタ領域表面においてこの側壁絶縁膜に
対して自己整合的に高濃度のｎ型のコレクタ取り出し領
域を形成し、ベース領域表面においてこの側壁絶縁膜に
対して自己整合的に，あるいは高濃度のｎ型の多結晶シ
リコン膜からなる電極の直下に高濃度のｎ型のエミッタ
領域を形成し、ベース領域表面において高濃度のｐ型の
多結晶シリコン膜からなる電極の直下に，あるいはこの
側壁絶縁膜に対して自己整合的に高濃度逆導電型のベー
ス取り出し領域を形成している。
【０００７】
【実施例】次に本発明について図面を参照して説明す
る。以下は、ｎｐｎバイポーラトランジストについて説
明するが、ｐｎｐバイポーラトランジスタについても同
様に成り立つ。
る。以下は、ｎｐｎバイポーラトランジストについて説
明するが、ｐｎｐバイポーラトランジスタについても同
様に成り立つ。
【０００８】図１−図７は本発明の第１の実施例を説明
するための工程順の断面図である。
するための工程順の断面図である。
【０００９】ｐ型シリコン基板１を９５０℃で酸化し、
厚さが５０ｎｍ程度の熱酸化膜２を形成した後、フォト
レジストのパターニングを行ない、燐をイオン注入し、
１２００℃で熱処理して燐の濃度が１０16ｃｍ-3程度の
ｎ型コレクタ領域３を形成する〔図１〕。次に、ＣＶＤ
窒化膜を堆積し、フォトレジストのパターニングをして
からドライエッチングにより選択的にＣＶＤ窒化膜５を
形成し、熱酸化によりＬＯＣＯＳ酸化膜４を形成する
〔図２〕。次に、ＣＶＤ窒化膜５を除去した後、パター
ニングによりｎ型コレクタ領域３内に選択的にボロンを
イオン注入して熱処理を行ない、１０17ｃｍ-3程度のボ
ロン濃度のｐ型ベース領域６を形成する。
厚さが５０ｎｍ程度の熱酸化膜２を形成した後、フォト
レジストのパターニングを行ない、燐をイオン注入し、
１２００℃で熱処理して燐の濃度が１０16ｃｍ-3程度の
ｎ型コレクタ領域３を形成する〔図１〕。次に、ＣＶＤ
窒化膜を堆積し、フォトレジストのパターニングをして
からドライエッチングにより選択的にＣＶＤ窒化膜５を
形成し、熱酸化によりＬＯＣＯＳ酸化膜４を形成する
〔図２〕。次に、ＣＶＤ窒化膜５を除去した後、パター
ニングによりｎ型コレクタ領域３内に選択的にボロンを
イオン注入して熱処理を行ない、１０17ｃｍ-3程度のボ
ロン濃度のｐ型ベース領域６を形成する。
【００１０】続いて、熱酸化膜２を除去し、ＣＶＤ法に
より１０20ｃｍ-3以上のボロン濃度のｐ+ 型ポリシリコ
ン膜７を４００ｎｍの厚さで形成する〔図３〕。なお、
ｐ+型ポリシリコン膜７中のボロンは、温度が高くない
ためｎ型コレクタ領域３，ｐ型ベース領域６へ拡散する
ことは無い。次に、フォトレジストのパターニングを行
ない、ｐ+ 型ポリシリコン膜７を選択的に異方性ドライ
エッチングして、ｐ型ベース領域６の端部近傍のベース
領域６の表面上にｐ+ 型ポリシリコン電極７ａを形成す
る〔図４〕。このとき、ｐ+ 型ポリシリコン膜７はｎ型
コレクタ領域３，ｐ型ベース領域６に比べて不純物濃度
が高いため、エッチングレイトが１０倍以上高く、ｎ型
コレクタ領域３，ｐ型ベース領域６はほとんどエッチン
グされない。
より１０20ｃｍ-3以上のボロン濃度のｐ+ 型ポリシリコ
ン膜７を４００ｎｍの厚さで形成する〔図３〕。なお、
ｐ+型ポリシリコン膜７中のボロンは、温度が高くない
ためｎ型コレクタ領域３，ｐ型ベース領域６へ拡散する
ことは無い。次に、フォトレジストのパターニングを行
ない、ｐ+ 型ポリシリコン膜７を選択的に異方性ドライ
エッチングして、ｐ型ベース領域６の端部近傍のベース
領域６の表面上にｐ+ 型ポリシリコン電極７ａを形成す
る〔図４〕。このとき、ｐ+ 型ポリシリコン膜７はｎ型
コレクタ領域３，ｐ型ベース領域６に比べて不純物濃度
が高いため、エッチングレイトが１０倍以上高く、ｎ型
コレクタ領域３，ｐ型ベース領域６はほとんどエッチン
グされない。
【００１１】次に、膜厚４００ｎｍ程度のＣＶＤ酸化膜
８を堆積させる〔図５〕。続いて、ＣＶＤ酸化膜８を異
方性ドライエッチングし、ｐ+ 型ポリシリコン電極７ａ
の側面に側壁酸化膜８ａを残存させる〔図６〕。ここ
で、側壁酸化膜８ａの幅は、０．４μｍ程度になる。
８を堆積させる〔図５〕。続いて、ＣＶＤ酸化膜８を異
方性ドライエッチングし、ｐ+ 型ポリシリコン電極７ａ
の側面に側壁酸化膜８ａを残存させる〔図６〕。ここ
で、側壁酸化膜８ａの幅は、０．４μｍ程度になる。
【００１２】次に、ｎ型コレクタ領域３，ｐ型ベース領
域６，およびｐ+型ポリシリコン電極７ａの露出表面を
９００℃で熱酸化し、２０ｎｍ程度の熱酸化膜９を形成
する。次に、砒素を７０ｋｅＶ，５×１０15ｃｍ-2でイ
オン注入し、９００℃の熱処理を行ない、ｎ型コレクタ
領域３，ｐ型ベース領域６に側壁酸化膜８ａと自己整合
的な深さ０．２μｍ程度の接合を有するｎ+ 型領域１
１，ｎ+ 型エミッタ領域１２ａを形成する。またこの熱
処理により、ｐ+ 型ポリシリコン電極７ａ中のボロンの
間隔により、ｐ+ 型ポリシリコン電極７ａ直下のｐ型ベ
ース領域６にｐ+ 型領域１０ａが形成される〔図７〕。
ｐ+ 型領域１０ａ，ｎ+ 型領域１１はベース領域，コレ
クタ領域の引き出し領域となる。
域６，およびｐ+型ポリシリコン電極７ａの露出表面を
９００℃で熱酸化し、２０ｎｍ程度の熱酸化膜９を形成
する。次に、砒素を７０ｋｅＶ，５×１０15ｃｍ-2でイ
オン注入し、９００℃の熱処理を行ない、ｎ型コレクタ
領域３，ｐ型ベース領域６に側壁酸化膜８ａと自己整合
的な深さ０．２μｍ程度の接合を有するｎ+ 型領域１
１，ｎ+ 型エミッタ領域１２ａを形成する。またこの熱
処理により、ｐ+ 型ポリシリコン電極７ａ中のボロンの
間隔により、ｐ+ 型ポリシリコン電極７ａ直下のｐ型ベ
ース領域６にｐ+ 型領域１０ａが形成される〔図７〕。
ｐ+ 型領域１０ａ，ｎ+ 型領域１１はベース領域，コレ
クタ領域の引き出し領域となる。
【００１３】ここで、ｐ+ 型領域１０ａとｎ+ 型領域１
１との間隔，およびｐ+ 型領域１０ａとｎ+ 型エミッタ
領域１２ａとの間隔は側壁酸化膜８ａの存在により０．
２μｍ以上あり、ベース・コレクタ間の耐圧，ベース・
エミッタ間の耐圧は十分確保される。
１との間隔，およびｐ+ 型領域１０ａとｎ+ 型エミッタ
領域１２ａとの間隔は側壁酸化膜８ａの存在により０．
２μｍ以上あり、ベース・コレクタ間の耐圧，ベース・
エミッタ間の耐圧は十分確保される。
【００１４】なお、本実施例はバイポーラトランジスタ
の製造方法について述べたが、本実施例はＣＭＯＳトラ
ンジスタを同時に作成して成るＢｉ−ＣＭＯＳ集積回路
において、特に効果がある。ｐ+ 型ポリシリコン電極７
ａの形成はＰチャネルＭＯＳトランジスタのゲート電極
の形成と同時に行なうことができ、側壁酸化膜８ａはＬ
ＤＤトランジスタに用いることができる。また、ｎ+ 型
領域１１，ｎ+ 型エミッタ領域１２ａの形成時にＮチャ
ネルＭＯＳトランジスタのソース・ドレイン領域が形成
できる。このようにＣＭＯＳトランジスタの製造工程に
わずかな工程を付加するだけでＢｉ−ＣＭＯＳ集積回路
が製造できる。
の製造方法について述べたが、本実施例はＣＭＯＳトラ
ンジスタを同時に作成して成るＢｉ−ＣＭＯＳ集積回路
において、特に効果がある。ｐ+ 型ポリシリコン電極７
ａの形成はＰチャネルＭＯＳトランジスタのゲート電極
の形成と同時に行なうことができ、側壁酸化膜８ａはＬ
ＤＤトランジスタに用いることができる。また、ｎ+ 型
領域１１，ｎ+ 型エミッタ領域１２ａの形成時にＮチャ
ネルＭＯＳトランジスタのソース・ドレイン領域が形成
できる。このようにＣＭＯＳトランジスタの製造工程に
わずかな工程を付加するだけでＢｉ−ＣＭＯＳ集積回路
が製造できる。
【００１５】図８−図１４は本発明の第２の実施例を説
明するための工程順の断面図である。
明するための工程順の断面図である。
【００１６】本実施例における図８，図９は第１の実施
例における図１，図２と同じである。第１の実施例では
図３においてｐ+ 型ポリシリコン膜７を用いたが、本実
施例では燐を１０20ｃｍ-3以上含むｎ+ 型ポリシリコン
膜１３を用いる〔図１０〕。また、本実施例における図
１１−図１３に示す工程は、第１の実施例における図４
−図６に示した工程と同様の工程を用いる。
例における図１，図２と同じである。第１の実施例では
図３においてｐ+ 型ポリシリコン膜７を用いたが、本実
施例では燐を１０20ｃｍ-3以上含むｎ+ 型ポリシリコン
膜１３を用いる〔図１０〕。また、本実施例における図
１１−図１３に示す工程は、第１の実施例における図４
−図６に示した工程と同様の工程を用いる。
【００１７】図１４において、ｎ+ 型ポリシリコン電極
１３ａ中の燐の熱拡散により、ｎ+ 型エミッタ領域１２
ｂが形成される。また、ｎ型コレクタ領域３，ｎ+ 型ポ
リシリコン電極１３ａを覆うパターンを有するフォトレ
ジストをマスクにしたボロンのイオン注入および熱処理
により、ｐ+ 型領域１０ｂが形成される。その他は第１
の実施例と同じである。
１３ａ中の燐の熱拡散により、ｎ+ 型エミッタ領域１２
ｂが形成される。また、ｎ型コレクタ領域３，ｎ+ 型ポ
リシリコン電極１３ａを覆うパターンを有するフォトレ
ジストをマスクにしたボロンのイオン注入および熱処理
により、ｐ+ 型領域１０ｂが形成される。その他は第１
の実施例と同じである。
【００１８】本実施例では、ｎ+ 型エミッタ領域１２ｂ
の形成がｎ+ 型ポリシリコン電極１３ａ中の燐の熱拡散
によるため、接合の深さの浅いエミッタ領域が得られ
る。このため、ベース領域の接合の深さも浅くすること
が可能となり、エミッタ・コレクタ間の距離を短かくす
ることができ、バイポーラトランジスタの増幅率を高く
できる。そのため、本実施例はバイポーラトランジスタ
の高速化にとって有利である。
の形成がｎ+ 型ポリシリコン電極１３ａ中の燐の熱拡散
によるため、接合の深さの浅いエミッタ領域が得られ
る。このため、ベース領域の接合の深さも浅くすること
が可能となり、エミッタ・コレクタ間の距離を短かくす
ることができ、バイポーラトランジスタの増幅率を高く
できる。そのため、本実施例はバイポーラトランジスタ
の高速化にとって有利である。
【００１９】
【発明の効果】以上説明したように本発明の半導体装置
の製造方法は、ベース領域の端部近傍のベース領域の表
面上に設けられた高濃度不純物を含む多結晶シリコン電
極およびその側壁に形成された側壁絶縁膜を用いて、コ
レクタ取り出し領域，ベース取り出し領域，並びにエミ
ッタ取り出し領域が分離形成される。その結果、バイポ
ーラトランジスタの面積を小さくしてその容量を減少さ
せることができることになり、ＬＳＩの高集積化，高速
化ができるという効果を有する。
の製造方法は、ベース領域の端部近傍のベース領域の表
面上に設けられた高濃度不純物を含む多結晶シリコン電
極およびその側壁に形成された側壁絶縁膜を用いて、コ
レクタ取り出し領域，ベース取り出し領域，並びにエミ
ッタ取り出し領域が分離形成される。その結果、バイポ
ーラトランジスタの面積を小さくしてその容量を減少さ
せることができることになり、ＬＳＩの高集積化，高速
化ができるという効果を有する。
【図１】本発明の第１の実施例を説明するための断面図
である。
である。
【図２】本発明の第１の実施例を説明するための断面図
である。
である。
【図３】本発明の第１の実施例を説明するための断面図
である。
である。
【図４】本発明の第１の実施例を説明するための断面図
である。
である。
【図５】本発明の第１の実施例を説明するための断面図
である。
である。
【図６】本発明の第１の実施例を説明するための断面図
である。
である。
【図７】本発明の第１の実施例を説明するための断面図
である。
である。
【図８】本発明の第２の実施例を説明するための断面図
である。
である。
【図９】本発明の第２の実施例を説明するための断面図
である。
である。
【図１０】本発明の第２の実施例を説明するための断面
図である。
図である。
【図１１】本発明の第２の実施例を説明するための断面
図である。
図である。
【図１２】本発明の第２の実施例を説明するための断面
図である。
図である。
【図１３】本発明の第２の実施例を説明するための断面
図である。
図である。
【図１４】本発明の第２の実施例を説明するための断面
図である。
図である。
【図１５】従来の技術を説明するための断面図である。
【図１６】従来の技術を説明するための断面図である。
【図１７】従来の技術を説明するための断面図である。
【図１８】従来の技術を説明するための断面図である。
１ ｐ型シリコン基板 ２，９ 熱酸化膜 ３ ｎ型コレクタ領域 ４ ＬＯＣＯＳ酸化膜 ５ ＣＶＤ窒化膜 ６ ｐ型ベース領域 ７ ｐ+ 型ポリシリコン膜 ７ａ ｐ+ 型ポリシリコン電極 ８ ＣＶＤ酸化膜 ８ａ 側壁酸化膜 １０ａ，１０ｂ，１０ｃ ｐ+ 型領域 １１ ｎ+ 型領域 １２ａ，１２ｂ，１２ｃ ｎ+ 型エミッタ領域 １３ ｎ+ 型ポリシリコン膜 １３ａ ｎ+ 型ポリシリコン電極
Claims (1)
- 【請求項１】 バイポーラトランジスタの製造方法にお
いて、 シリコン基板表面に一導電型のコレクタ領域を形成する
工程と、 前記コレクタ領域内に逆導電型のベース領域を形成する
工程と、 前記ベース領域の端部近傍の該ベース領域の表面上に、
高濃度一導電型の多結晶シリコン膜からなる電極を形成
する工程と、 全面に絶縁膜を形成し、該絶縁膜をエッチ・バックし
て、前記電極側壁に側壁絶縁膜を形成する工程と、 前記コレクタ領域表面において前記側壁絶縁膜に対して
自己整合的に高濃度一導電型のコレクタ取り出し領域を
形成し、前記ベース領域表面において前記電極の直下に
高濃度一導電型のエミッタ領域を形成し、前記ベース領
域表面において前記側壁絶縁膜に対して自己整合的に高
濃度逆導電型のベース取り出し領域を形成する工程と、 を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3016278A JP2701551B2 (ja) | 1991-02-07 | 1991-02-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3016278A JP2701551B2 (ja) | 1991-02-07 | 1991-02-07 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04255230A JPH04255230A (ja) | 1992-09-10 |
| JP2701551B2 true JP2701551B2 (ja) | 1998-01-21 |
Family
ID=11912082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3016278A Expired - Lifetime JP2701551B2 (ja) | 1991-02-07 | 1991-02-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2701551B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63285967A (ja) * | 1987-05-18 | 1988-11-22 | Toshiba Corp | 半導体装置 |
| JPH021130A (ja) * | 1988-02-16 | 1990-01-05 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1991
- 1991-02-07 JP JP3016278A patent/JP2701551B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04255230A (ja) | 1992-09-10 |
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Legal Events
| Date | Code | Title | Description |
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