JP2011210743A - 半導体装置 - Google Patents

Abstract

【課題】ｂｅｔａの高いラテラル・バイポーラトランジスタを有する半導体装置を提供する。
【解決手段】ラテラル・バイポーラトランジスタとＣＭＯＳトランジスタが混載された半導体装置で、ラテラル・バイポーラトランジスタは、素子分離領域２０に開口したオープン領域と、オープン領域１９上のポリシリコン膜３２と、ポリシリコン膜３２から活性領域１２側面へ不純物拡散したエミッタ拡散層３９と、素子分離領域２０上のダミー・ゲート・ポリシリコン膜５０と、活性領域１２上のコレクタ拡散層領域３７、ベース拡散層領域２７と、コレクタ電極１０１、ベース電極１０２、エミッタ電極１０３と、活性領域１２及び前記ポリシリコン膜３２上のシリサイド領域４２とを備え、活性領域１２上の非シリサイド領域が、ベース拡散層領域２７とコレクタ拡散層領域３７の間の境界領域と、活性領域１２と素子分離領域２０の間の境界領域を含むことを特徴とする。
【選択図】図４−４

Description

本発明は半導体装置、特にＣＭＯＳトランジスタおよびバイポーラトランジスタが集積されたＢｉＣＭＯＳ技術の構成を有する半導体装置に関する。

バイポーラトランジスタをＣＭＯＳ技術へ統合すると、ＢｉＣＭＯＳ技術となり、回路設計における柔軟性が高まる。ＢｉＣＭＯＳ技術により、システムオンチップによる集積化を実現することができ、チップの機能性が高まる。無線通信は家電市場の中でかなりの割合を占め、製品コストの影響を大きく受ける。従って、無線周波数システム（ＲＦ ｓｙｓｔｅｍｓ）は、バイポーラ技術およびＣＭＯＳ技術を統合することによる利点を享受することができる。

バイポーラトランジスタは、縦型（バーティカル）あるいは横型（ラテラル）に分類できる。バーティカル・バイポーラトランジスタでは、キャリアは、エミッタからコレクタに縦方向に流れる。コレクタ領域はウェハ表面から深い位置に形成されるので、エミッタとコレクタとの間の抵抗が大きくなり、このようなトランジスタは高速動作には不利である。更に、高濃度埋込み層、コレクタ・エピタキシャル層、ディープ・トレンチ・アイソレーション等が必要となるため、プロセス工程数が増加しコストが増加する。

一方、ラテラル・バイポーラトランジスタは、バーティカル・バイポーラトランジスタよりも単純な構造である。また、ＢｉＣＭＯＳ技術は、比較的少ない数のプロセス工程数をＣＭＯＳトランジスタに追加することによって構成することができる。更に、コレクタ電極はコレクタ領域との直接接触が可能なので、ラテラル・バイポーラトランジスタは高速動作を実行するのに有利である。従って、ＢｉＣＭＯＳ技術において、キャリアが横方向に流れるラテラル・バイポーラトランジスタを用いるのが望ましい。
特許文献１に、水平電流バイポーラトランジスタ（ＨＣＢＴ）という名前の、新しいタイプのラテラル・バイポーラトランジスタが記載されている。

図８に、特許文献１に記載されるＨＣＢＴの断面図を示す。図８に示すＨＣＢＴは、コレクタ電極１０１、ベース電極１０２およびエミッタ電極１０３を含む。ｐ型基板１０４に、ＨＣＢＴの活性領域１０５（この場合ｎ−ヒルと呼ぶ）が形成される。ｎ−ヒル１０５は、シャロウ・トレンチ・アイソレーション（ＳＴＩ）１０６に囲まれ、ＳＴＩ１０６全体の高さを「ａ」で示す。ｎ−ヒル１０５の側部のＳＴＩ１０６の一部が、ウェット・エッチングによって除去される。残りの絶縁酸化膜の厚みを「ｂ」で示す。内部ベース１０７がｎ−ヒル１０５の側部で形成され、その頂上部に外部と接する外部ベース１０８が形成される。残りの絶縁酸化膜上に、エミッタ・ポリシリコン１０９が形成される。これは、堆積においてインサイチュド−ピング（ｉｎ−ｓｉｔｕ ｄｏｐｉｎｇ）することにより、ｎ型すなわち一般的にはリンによりドーピングされる。エミッタ拡散領域１１０は、ＣＭＯＳに不可欠な以下の熱工程によりエミッタ・ポリシリコン１０９からの拡散により形成される。エミッタ・ポリシリコン１０９の形状は、ダミー・ゲート・ポリシリコン１１１によって制御される。エミッタの反対側には、コレクタ電極１０１のｎ＋拡散領域１１２がｎ−ヒル１０５に形成される。ｎ＋拡散領域１１２、外部ベース１０８およびエミッタ・ポリシリコン１０９の表面は、それぞれシリサイド１１３、１１４および１１５により覆われる。コレクタとベースとの間の電気的不足を回避するために、シリサイド・ブロッキング酸化膜１１６が、シリサイド・ブロッキング・マスクをパターニングすることにより残されている。シリサイド・ブロッキング・エッチングと同時に、側面スペーサ１１７が、ｎ−ヒル１０５の側部に残る。これにより、ベース・シリサイド１１４とエミッタ・シリサイド１１５との間に分離効果が生じる。

上述したように、ＣＭＯＳ技術により、ベース・シリサイド１１４およびエミッタ・シリサイド１１５はスペーサ１１７によって分離される。このことは、ベース・シリサイドがスペーサ１１７の高さによってエミッタ・ポリシリコン１０９から分離されることを意味する。図８の活性トランジスタ領域全体の高さ「ａ」は、ＣＭＯＳプロセスによって制限され、エミッタ・ポリシリコン１０９の厚みは電気性能の要件によって制限されるので、絶縁酸化膜領域の厚み「ｂ」は、基板へベースを注入しても貫通させない程度に十分な厚みでなければならない。従って、スペーサ１１７の高さも制限される。
ＰＣＴ Ｎｏ．ＷＯ／２００９／０８１８６７

しかしながら、特許文献１に記載のＨＣＢＴは、バーティカル配置のものよりも電流利得が小さい。この理由は、次のように分析できる。
ベース−エミッタ電流の主成分を、図９のＨＣＢＴ拡大断面図に示す。矢印は電荷キャリアの流れを示すので、実際の電流の流れは負に帯電する電子（成分Ｉ_ｎＥ、ＩＲ、Ｉ_{Ｒ，ｔｏｐ}）の場合のキャリアの流れとは反対向きとなるが、実際の電流の流れは正に帯電する正孔（成分Ｉ_ｐＥ）の場合にはキャリアの流れと同じである。共通のエミッタ電流利得（ｂｅｔａ）は、コレクタ−ベース電流の比率として定義される：ｂｅｔａ＝ＩＣ／ＩＢ。コレクタ電流ＩＣは、主に、ｎｐｎトランジスタのエミッタ電子の流れに依存している：ＩＣ＝Ｉ_ｎＥ。ベース再結合電流ＩＲを無視しているが、ベース電流ＩＢは３つの電流成分から成る。すなわち、ベースからエミッタに注入される正孔電流Ｉ_ｐＥ、内部ベース領域のＩＲ再結合電流、エミッタの頂部でエミッタからベース・シリサイド接触方向に注入される電子Ｉ_{Ｒ，ｔｏｐ}である。ここで、ＩＢ＝Ｉ_ｐＥ＋Ｉ_Ｒ＋Ｉ_{Ｒ，ｔｏｐ}である。ｂｅｔａを大きくするためには、ＩＣを大きくしてＩＢを小さくする必要があるが、縦方向電流およびラテラル・バイポーラトランジスタの既存の設計ですでに最適化されている。縦方向電流のバイポーラトランジスタでは、ベース・コンタクト領域とエミッタとの間の距離が十分にあり、接触部の下部の外部ベース領域は高ドーピングされるので、Ｉ_{Ｒ，ｔｏｐ}は、通常は他のベース電流成分と比べると無視できる。ベース・コンタクト領域とエミッタｎ＋領域との間の距離を大きくすることによって、および／またはＩ_{Ｒ，ｔｏｐ}電流経路上のドーピング濃度を増加することによって、ベース電流成分Ｉ_{Ｒ，ｔｏｐ}を減少させることができる。両者の技術は、エミッタから注入される電子によって、ベース・コンタクトへの拡散の可能性を低くする。

一方、ＨＣＢＴ構造において、スペーサ１１７が限られた高さであるため、ベース・シリサイド１１４は、エミッタ拡散領域１１０と近い位置にある。そして、Ｉ_{Ｒ，ｔｏｐ}はバーティカルの場合よりも比較的大きいので、ｂｅｔａが小さくなる。
これを解決するために、以下の考えが特許文献１にも記載されている。図１０に示すように、ベース・コンタクト・シリサイド１１４を、シリサイド・ブロッキング酸化膜１１８によって活性ｎ−ヒル１０５の端部から離すことができる。このようにして、ベース・コンタクト・シリサイド１１４とエミッタ拡散領域１１０との間の距離が増加し、電流経路上の総ドーピング濃度が増加する。これを、図１０のＩ_{Ｒ、ｔｏｐ}に相当する長い方の矢印で示す。
加えて、エミッタ・コンタクト・シリサイド１１５を、潜在的にＩ_ｐＥ成分の減少と、さらなるＩＢの減少とに寄与するベース−エミッタ接合から離す。この構造は、マスク分離型ＨＣＢＴと呼ばれているが、前者はスペーサ分離型ＨＣＢＴと呼ばれる。

ベース−エミッタ接合からベースおよびエミッタ・コンタクト・シリサイドを分離することは、シリサイド・ブロッキング・マスクを用いて行うことができる。エミッタおよびベース・シリサイドがスペーサ１１７によって分離されるスペーサ分離型ＨＣＢＴのマスクのいくつかを図１１に示す。シリサイド・ブロッキング・マスクの一部によって分離されるベースおよびエミッタ・コンタクト・シリサイドを有するマスク分離型ＨＣＢＴの同様のマスクを図１２に示す。これらのマスクは、シリサイド・ブロッキング・マスク２０１、活性ｎ−ヒル・マスク２０２、コレクタｎ＋注入マスク２０３、コンタクト・ホール・マスク２０４、ダミー・ポリシリコン・マスク２０５、絶縁酸化膜エッチング・マスク２０６を含む。図１２の場合、シリサイド・ブロッキング・マスクは、２つの部分から成る。１つは、ベースとコレクタ・コンタクト領域（シリサイド・ブロッキング・マスク２０１）との間の酸化膜を残すためのもの、そして、もう１つは、ベースとエミッタ・コンタクト領域（シリサイド・ブロッキング・マスク２０１b）との間の酸化膜を残すためのものである。

マスク分離型ＨＣＢＴのｂｅｔａの最高値はスペーサ分離型より２５％増加している。これはＩＢが減少したことにより生じるが、その他の特性に変化はない。しかしながら、ｂｅｔａは、バーティカル・バイポーラトランジスタにと比べると依然として小さい。
本発明は、上述の点を考慮してなされたものであり、従来のバイポーラトランジスタと比べると、ｆｍａｘおよびＢＶＣＥＯは同様であるが、ｂｅｔａの高いラテラル・バイポーラトランジスタを有する半導体装置を提供する目的を有する。

上記の目的を達成するために、請求項１に係る本発明は、はラテラル・バイポーラトランジスタと、ＣＭＯＳトランジスタとが混載された半導体装置であって、前記ラテラル・バイポーラトランジスタは、活性領域（例えば、図４−４（ｍ）に示すｎ−ヒル１２）を囲む素子分離領域（例えば、図４−４（ｍ）に示すアイソレーションＳｉＯ_２２０）に開口されたオープン領域（例えば、図４−４（ｍ）に示すエミッタ・ウィンドウ１９）と、前記オープン領域上に形成されたポリシリコン膜（例えば、図４−４（ｍ）に示すエミッタ・ポリシリコン３２）と、前記ポリシリコン膜から前記活性領域の側面への不純物拡散によって形成されたエミッタ拡散層領域（例えば、図４−４（ｍ）に示すエミッタ拡散領域３９）と、前記素子分離領域上に形成されるダミー・ゲート・ポリシリコン膜（例えば、図４−４（ｍ）に示すダミー・ゲート・ポリシリコン５０）と、前記活性領域に形成されたコレクタ拡散層領域（例えば、図４−４（ｍ）に示すコレクタ領域３７）及びベース拡散層領域（例えば、図４−４（ｍ）に示す内部ベース領域２７、外部ベース領域１６）と、前記コレクタ拡散層領域及びベース拡散層領域に直接つながるコレクタ電極（例えば、コレクタ電極１０１）及びベース電極（例えば、図４−４（ｍ）に示すベース電極１０２）と、前記ポリシリコン膜に直接つながるエミッタ電極（例えば、図４−４（ｍ）に示すエミッタ電極１０３）と、前記活性領域及び前記ポリシリコン膜にシリサイドが形成されるシリサイド領域と、を備え、前記活性領域上にシリサイドが形成されない非シリサイド領域（例えば、図２に示す非シリサイド領域４１０）が、前記ベース拡散層領域と前記コレク拡散層領域との間の境界と、前記ベース拡散層領域を流れる電流の流れ方向に沿って延びる前記活性領域と前記素子分離領域との間の他の境界と、を含むことを特徴とする半導体装置。

さらに、請求項２に係る本発明は、前記非シリサイド領域（例えば、図３に示す非シリサイド面積５１０）は、さらに前記ベース拡散層領域と前記エミッタ拡散層領域との間の他の境界をも含むことを特徴とする。
スペーサ分離型ＨＣＢＴの活性側面に沿った断面図を図１３に示す。図１１においてこの断面図をＡ−Ａ’と示し、これは図８および図９に示す断面図と垂直になる。エミッタ・ポリシリコン１０９とベース・シリサイド１１４との間の一定の距離が図１３に示すように、Ｉ_{Ｒ，ｔｏｐ}に対応する一定の矢印の濃度であると仮定すると、ＩＢのＩ_{Ｒ，ｔｏｐ}成分は、エミッタに沿ってほぼ均一である。一方、エミッタ・ポリシリコン１０９は絶縁酸化膜の丸い形状のためトランジスタ周辺部に向かってより薄くなっていて、このことはトランジスタ１２０（図１３）の中央部と比較すると、エミッタ領域が減少していることから、ＩＣがトランジスタの周辺領域１１９（図１３）で減少していることを意味する。Ｉ_{Ｒ，ｔｏｐ}が一定であるためＩＢはＩＣに比例して減少しないので、トランジスタの周辺領域１１９の局所的なｂｅｔａが減少し、トランジスタ全体のｂｅｔａを減少させることになる。加えて、図１４に示すように、エミッタ・ポリシリコン１０９の上面は用いられるウェット・エッチング・プロセスの特質によりベース・シリサイド１１４により近づくことがあり、高い密度の矢印によって表すように、トランジスタの周辺領域１１９でＩ_{Ｒ，ｔｏｐ}を増加させる。この効果は、全体のｂｅｔａの減少と同様に周辺領域１１９の局所的なｂｅｔａの減少を高めることになる。

トランジスタ周辺領域３１９でｂｅｔａが小さくなることによる影響は、図１に示すように、エミッタ長に沿ってベース・シリサイド３１４を縮小することによって最小化することができる。このようにして、エミッタから周辺領域３１９のベース・シリサイド３１４方向へ注入される電子のパスが増加し、結果としてＩ_{Ｒ，ｔｏｐ}は図１の周辺領域３１９の密度の低い矢印で示すように減少する。ベース・シリサイド３１４は、図２に示すようにシリサイド・ブロッキング・マスク４０１の形状を変えることにより、トランジスタの周辺領域３１９から遠ざけることができる。
非シリサイド領域４１０のドメインが、活性化領域の、図２に示されるシリサイド・ブロッキング・マスク４０１のドメインと一致することに注意されたい。

スペーサ分離型ＨＣＢＴ構造の、図２のＢ−Ｂ’断面に対応するエミッタに沿って縮小したベース・コンタクト・シリサイドの構造断面図を示す。 縮小したベース・コンタクト・シリサイド（パン・タイプ）を有するスペーサ分離型ＨＣＢＴプロセスで用いられるリソグラフィ・マスクのいくつかを示す。 縮小したベース・コンタクト・シリサイド（サラウンド・タイプ）を有するマスク分離型ＨＣＢＴプロセスで用いられるリソグラフィ・マスクいくつかを示す。 ＨＣＢＴプロセス・フローを示す。 ＨＣＢＴ構造におけるベース（ＩＢ）およびコレクタ（ＩＣ）電流の、ギュンメル・プロットと呼ばれるベース−エミッタ電圧（Ｖｂｅ）に対する依存関係を示す。 ＨＣＢＴ構造におけるベース−エミッタ電圧（Ｖｂｅ）に対するｂｅｔａ依存関係を示す。 ＨＣＢＴ構造におけるカット・オフ周波数（ｆＴ）および発振の最大周波数（ｆｍａｘ）と、コレクタ電流（ＩＣ）との対比を示す。 単一のポリシリコン領域断面を有するＨＣＢＴ構造を示す。 スペーサ分離型ＨＣＢＴと呼ばれ、エミッタとベース・シリサイド・コンタクトとがスペーサによって分離されるＨＣＢＴ構造の拡大断面図を示す。 マスク分離型ＨＣＢＴと呼ばれ、エミッタとベース・シリサイド・コンタクトとがシリサイド・ブロッキング・マスクによって分離されるＨＣＢＴ構造の拡大断面図を示す。 スペーサ分離型ＨＣＢＴプロセスで用いられるリソグラフィ・マスクを示す。 マスク分離型ＨＣＢＴプロセスで用いられるリソグラフィ・マスクを示す。 スペーサ分離型ＨＣＢＴ構造の、図１１のＡ−Ａ’断面に対応するエミッタに沿った断面図を示す。 エミッタ・ポリシリコンをウェット・エッチングした場合のスペーサ分離型ＨＣＢＴ構造の、図１１のＡ−Ａ’断面に対応するエミッタに沿った断面図を示す。

ＨＣＢＴは、低価格で高性能なＢｉＣＭＯＳ技術を実現するＣＭＯＳとの集積化に適する。しかしながら、ＨＣＢＴは、同様にバイポーラ専用技術として製造することができる。この場合、ＣＭＯＳプロセスはＢｉＣＭＯＳ技術においてＨＣＢＴ構造に不可欠であるが、バイポーラ専用技術に用いる必要がある。本発明のＨＣＢＴに関する説明は、ＢｉＣＭＯＳプロセス・フローに基づいている。ＨＣＢＴ構造に関連するＣＭＯＳプロセス工程を説明するが、ＣＭＯＳ技術の用途にだけ使われるプロセス工程は一般的なものであると考えられるため解説しない。

縮小したベース・シリサイドを有するＨＣＢＴに用いられる一般的なマスクのセットを図２に示す。従来のＨＣＢＴ（図１１および図１２）との大きな相違点は、シリサイド・ブロッキング・マスク４０１である。これの形状は、絶縁酸化膜エッチング・マスク４０６を囲む「パン」のようであるが、エミッタ側で開口している。図１は、図２のＢ−Ｂ’横断面である。この構造は、以下の説明では「パン・タイプ」と呼ぶ。
非シリサイド面積４１０の領域が活性化領域の図２に示されるマスク４０１のドメインと一致することに注意されたい。

図２に示されるコレクタｎ＋注入マスク４０３は、コレクタ領域において一致する。活性ｎ−ヒル・マスク４０２は、活性領域の上面と一致する。そして、活性領域の、後述するベース領域が形成される。エミッタ拡散領域においてつながるポリシリコンが形成され、符号４０９で示す。符号１０は、シャロウ・トレンチ・アイソレーションを示す。電流はコレクタ領域からエミッタ領域に移動し、ベース領域でドリフトする（図２全体の下部から上部にドリフトする）。
図３は、本発明の１つの実施例を示す。シリサイド・ブロッキング・マスク５０１は、絶縁酸化膜エッチング・マスク４０６の全体を囲んでいる。マスク分離型および縮小したベース・シリサイドの混成の効果は、この構造で予想することができる。この構造は、以下で「サラウンド・タイプ」と呼ぶ。非シリサイド領域５１０のドメインが活性化領域の図３に示されるマスク５０１のドメインと一致することに注意されたい。

図４は、プロセス工程の順にＨＣＢＴの断面図を示す。ＨＣＢＴ構造は、通常ｐ型のＣＭＯＳと同じ基板１１で製造される。このプロセスの始まりは、図４-１（ａ）に示すように、シャロウ・トレンチ・アイソレーション（ＳＴＩ）１０を形成するために必要な標準的なＣＭＯＳプロセス・フローである。ＨＣＢＴの活性領域は、コレクタ領域に用いられ、ＳＴＩに囲まれるシリコン柱／ｎ−ヒル１２に形成され、ＣＭＯＳ活性ｎ−ヒル・マスク４０２により画定される。その後、共にＣＭＯＳ技術に必要な、ｐＭＯＳトランジスタ用のｎ型ローカル基板およびｎＭＯＳトランジスタ用のｐ型ローカル基板を作成するために、ウェル注入が実行される。同じウェハ上の異なるタイプのトランジスタに、ドーピング濃度を変える必要がある（例えば、高速化、高電圧化、高電流化等のための最適化）。他のタイプのデバイスについても同様である（例えば抵抗器、コンデンサ、誘導体等）。また、異なるドーピング・プロファイルおよび傾度が所望のデバイス性能を得るために必要となることがあり、これは通常イオン注入によって行われる。ＣＭＯＳ技術および目標とするＨＣＢＴ特性に応じて、イオン注入ステップのうちの１つまたはいくつかの組合せがＣＭＯＳデバイスに用いられ、図４−１（ａ）の１３に示すように、ＨＣＢＴのコレクタ領域のドーピングに用いることができる。ｎｐｎトランジスタには、中程度のｎ型ドーピングが必要とされ、結果としてｎ−ヒル・コレクタ領域になる。この場合、ｎ−ウェル注入に用いられるＣＭＯＳリソグラフィ・マスクを、ＨＣＢＴのｎ−ヒル・コレクタ領域のドーピングに用いることができる。より一般の場合には、ＣＭＯＳプロセス・フローに加えて、ｎ−ヒル領域を別々のプロセスによって注入することができ、追加のリソグラフィ・マスクが必要となる。これは、ＨＣＢＴ構造に必要とされる第１の追加マスクである。しかしながら、ＣＭＯＳマスクが用いられても、追加のＨＣＢＴマスクが用いられても、いずれの場合においても、マスク寸法は同じである。ｎ−ヒル注入の結果、ＨＣＢＴの特性のために最適化されたｎ−ヒル領域のドーピング・プロファイルができあがる。いくつかの注入ステップを用いることができる。例えば、リンを用いて、３×１０^１２ｃｍ^−２のドーズおよび３２０ｋｅＶのエネルギー、３×１０^１２ｃｍ^−２のドーズおよび１４０ｋｅＶのエネルギー、７×１０^１１ｃｍ^−２のドーズおよび３０ｋｅＶのエネルギーがあげられる。これにより、ベース幅の拡張作用を抑制するために、すなわち高周波特性を最適化して、より均一の電界分布を得るために、上部の活性トランジスタ領域で高いピーク濃度が生じる結果となり、これはブレークダウン電圧がより高いことを意味する。ＣＭＯＳプロセス・フローのウェル注入の後、注入によるダメージを受けた後のシリコン結晶構造を修復し、注入された不純物を電気的に活性化するために、フォトレジスト１４を取り除き、高温アニーリングを行うことができる。ＨＣＢＴのｎ−ヒル注入は、ＣＭＯＳウェル注入の直前か直後に行うことができるので、ＣＭＯＳプロセス工程のアニーリング・プロセス・フローでは結晶を修復し、同様にＨＣＢＴのドーパントを活性化するために用いることができる。

ウェル注入後、通常、ＣＭＯＳプロセス・フローにおいては、ゲート形成工程となる。このプロセス工程もまた、ダミー・ゲート・ポリシリコン５０と呼ぶポリシリコン５０を、図４−１（ｂ）に示すように、ｎ−ヒル１２周囲のＳＴＩ１０の上面に形成するために用いられる。ダミー・ゲート・ポリシリコン５０は、エミッタ・ポリシリコンの形状を平坦にするように制御する役割を有している。ＨＣＢＴ特性は、特にｎ−ヒル１２の側面と接触する部分の、エミッタ・ポリシリコンの厚みに特に依存する。ダミー・ゲート・ポリシリコン５０は、エミッタ・ポリシリコンの厚みおよびＨＣＢＴ特性の均一性を改良するのに役に立つ。ゲート酸化処理の間に、ｎ−ヒル１２は酸化する。ＣＭＯＳプロセスのポリシリコン・ゲート・エッチングの間に、ＨＣＢＴ域が露出し、ダミー・ゲート・ポリシリコン５０を除いて、ｎ−ヒルの上部のポリシリコンを除去するべきである。

ポリシリコン・エッチングの後、ＭＯＳトランジスタのゲートは通常軽く酸化され、ダミー・ゲート・ポリシリコン５０を含むエッチングされたポリシリコン・ゲート領域は、薄い酸化膜層によって閉じ込められる。その後、ソース／ドレインエクステンション領域が注入される。また、異なるＭＯＳトランジスタは、異なるリソグラフィ・マスクによって選択される。ＣＭＯＳプロセス・フローのこの時点で、ＨＣＢＴ構造のために必要な第２のリソグラフィ・マスクを適用することができる。これは外部ベース注入１５ａに用いられ、図４−１（ｃ）に示すように、結果としてｐ型領域になり、フォトレジスト１７によってチップのＣＭＯＳ部を覆っている。外部ベース注入条件の例は、ＢＦ_２を用いて、３×１０^１５ｃｍ^−２のドーズおよび２２ｋｅＶのエネルギーでもよい。ＣＭＯＳプロセス・フローにおいて、ソース／ドレインエクステンション層は、注入後、高温プロセスによってアニールすることができる。同じ工程を用いて外部ベース領域をアニールすることができ、シリコン結晶構造を修復して、注入された不純物を活性化する。ＨＣＢＴの場合、この工程は、注入された不純物の相互作用及び、後で内部ベースのために注入する不純物とともにシリコン結晶欠陥を引き起こすことを回避するのに役立つ。アニーリングがＣＭＯＳプロセス・フローで用いられない場合、または、アニーリングパラメータがＨＣＢＴに不適切な場合、外部ベースを、ソース／ドレインエクステンションの前に注入し、追加の工程によってアニールすることができる。この場合、アニーリング温度および時間は、通常はゲート酸化条件よりも低く短いか同じくらいであるから、ＣＭＯＳ構造に大した影響は及ぼさないだろう。加えて、ＣＭＯＳソース／ドレイン領域は、熱アニーリングに対して最も敏感であり、このプロセスのこの時点ではまだ形成されていない。

ＣＭＯＳソース／ドレインエクステンション層のアニーリング工程の後、ＨＣＢＴによって必要とされる第３の追加マスク４０６を用いて、フォトレジスト１８によりＣＭＯＳ構造全体を覆い、ＨＣＢＴのエミッタ・ウィンドウ１９を露出させる。絶縁ＳｉＯ_２２０は、図４−１（ｄ）に示すように、このマスクを用いて時間を定めてエッチングされる。ウェット・エッチングまたはドライエッチングのいずれも、用いることができる。ウェット・エッチングの場合、エミッタ・ウィンドウ４０７は、図２に示すように、ウェット・エッチング・プロセスの特性により、マスク４０６より広く形成される。エッチングはトランジスタの内部ベース部分を決定するように設計され、活性ｎ−ヒル側面２１が露出する。絶縁ＳｉＯ_２エッチングの後、図４−２（ｅ）に示すように、ＳｉＯ_２薄層２２が堆積しているはずである。これが、注入された不純物、ダメージの減少およびシリコン表面保護のために用いられるのは、イオン注入の標準的な手順である。

次に、内部ベース注入２６が、図４−２（ｅ）で示す傾斜角度で、外部ベース注入１５ａで用いられる第２のＨＣＢＴマスクを用いて実施される。ｎ−ヒル側面のｐ型内部ベース領域２７が得られる。内部ベース注入条件の例としては、３０°の角度でＢＦ_２を用いて、６×１０^１３ｃｍ^−２のドーズおよび３５ｋｅＶのエネルギーがありうる。内部ベースは、内部および外部トランジスタ領域の最適化されたドーピング・プロファイルを得るために、いくつかの工程で注入することができる。絶縁ＳｉＯ_２エッチングに用いられるＨＣＢＴリソグラフィ・マスク４０６は、絶縁ＳｉＯ_２をｎ−ヒルとのインタフェースで非常に薄くするために、図２に示すように、活性ｎ−ヒル・マスク４０２に対して角度がつけられている。このようにして、ベース注入はこのように薄いＳｉＯ_２を部分的に貫通し、エミッタ・ウィンドウ周辺で徐々にベース注入をブロックすることになる。この方法は、エミッタ周辺のベース・ドーピング濃度を上げ、最終的にはコレクタ−エミッタ突抜けを防止する。さらに、高等周波数特性を有するＨＣＢＴを得るためには、内部ベースとして同じパターンを用いてリンを注入しなければならない。この注入工程を「選択的に注入されたコレクタ（ＳＩＣ）」と呼び、局所的にコレクタ濃度を増加させる。これは、ベース幅を狭くし、ほとんどコレクタ−ベース容量の増加しないコレクタ抵抗を小さくするという効果を有する。ＳＩＣ注入条件の例には、４０°の角度でリンを用いて６×１０^１２ｃｍ^−２のドーズおよび３２０ｋｅＶのエネルギーがありえる。

絶縁ＳｉＯ_２エッチングの前に、注入の代わりにこのプロセスのこの時点に外部ベースを注入することも可能である。ベース注入のためのリソグラフィ・マスクはこの場合一度だけ適用する必要があるので、プロセス工程数が減る。外部ベースは、図４−２（ｆ）に示すように、外部ベースからの追加的な注入から活性側面を保護するために、内部ベース１５ｂとは逆のウェハ回転角度で注入することができる。一方、外部ベースは、内部ベースのドーピングを増やすために意図的に用いることができるため、結果として、ウェハ表面１５ｃへの垂直注入、または、内部ベースと同じ回転角度での注入となるが、おそらく別の傾斜角度１５ｄとなる。傾斜角度および回転角度を変えることによって、内部および外部ベース領域のドーピング・プロファイルを最適化することができる。加えて、このようにして、内部および外部ベース領域は同じアニーリング工程を共有し、プロセス・フローは続く。外部ベースによって、内部ベースのホウ素の拡散促進が生じた結果、内部ベース領域の幅が広がるかもしれないが、これは、通常は、トランジスタ電流利得および高周波数特性にとって望ましいものではない。また、絶縁ＳｉＯ_２に散乱している注入されたイオンにより、外部ベースが、内部ベース内の、特にベースの底部で過剰なドーピングを生じさせることがある。両方の注入パラメータの定義の際に、この影響について注意しなければならない、すなわち、ベースの底部への追加ドーピングを最小限にするために、注入１５ｂが好ましい。

内部および外部ベース注入の後、フォトレジスト２５を取り除かなければならない、そして、スクリーニング用ＳｉＯ_２薄層２２がエッチングされる。スクリーニング用ＳｉＯ_２が同様にＣＭＯＳ構造を覆うように堆積するので、ＣＭＯＳトランジスタのポリシリコン・ゲートで成長する熱酸化膜が除去されないように、エッチング時間を定めなければならない。従って、スクリーニング用ＳｉＯ_２エッチングは、活性トランジスタ側面上部のスクリーニング用ＳｉＯ_２を取り除くようにするためだけに時間調節しなければならない。活性側面のＳｉＯ_２は、内部およびおそらく外部ベース注入を受容し、そのエッチング速度はＣＭＯＳゲートの上部の注入されていないＳｉＯ_２より早くてもよいので、結果として、スクリーニング用ＳｉＯ_２をｎ−ヒルのコレクタ側面から取り除く必要がある特許文献１に記載されている標準ＨＣＢＴと比較すると、エッチング時間を決定するマージンを増加させることになる。スクリーニング用ＳｉＯ_２が堆積プロセスによって得られるので、そのエッチング速度は、ＣＭＯＳゲート上に存在する熱的に成長したＳｉＯ_２のエッチング速度より速くなる。従って、スクリーニング用酸化膜エッチングの後で、ＣＭＯＳゲート上部の熱的に成長したＳｉＯ_２を残すことに問題はない。

スクリーニング用ＳｉＯ_２エッチングの後、活性トランジスタ側面２８のシリコン表面が露出する。この表面は、その終端層を形成するために、熱的アニーリングによって処理される。この表面処理の例には、窒素雰囲気で２０秒間８００°Ｃでの高速熱アニーリングがある。この処理によって、ポリシリコン堆積の間のエピタキシャル再成長を防ぎ、この表面はポリシリコン層のエッチングの間、保護膜として役立つ。薄い酸化層がアニーリング・チャンバの残留酸素によって生じる露出したシリコン表面で成長する、あるいは、他のいかなる非シリコン表面終端部も形成することが可能になる。その化学組成に関係なく、この層はＨＣＢＴプロセスには必須なポリシリコン・エッチングを止めることができる。しかしながら、抵抗を実質的に増加させずに、電流を流すことができるように、この層を十分に薄いものにする必要がある。この熱アニーリングの間、注入されたベース・ドーパントが拡散し、ドーピング・プロファイルの再分布が起こる。

図４−２（ｇ）に示すように、ポリシリコン層２９が次に堆積する。ポリシリコン領域はトランジスタのエミッタとして作用するので、高ドーピングでなければならない。ポリシリコン領域の高いドーピングのレベルは、インサイチュド−ピング(in-situ doping)プロセス、すなわち堆積の間にドーピングすることにより達成できる。インサイチュド−ピングが最も単純であると考えられるが、ポリシリコン層は、例えばイオン注入、拡散等のその他の方法でドーピングすることができる。インサイチュド−ピングは、この場合その均一性および等質性のため好ましく、結果として、次に続くアニーリング工程の間、ベース領域にエミッタからドーパントを均等に拡散することになる。さらに、インサイチュド−ピングは、より浅いエミッタ−ベース接合を達成するため、あるいは堆積速度を上げるためにドーピングされていない層を上部に堆積するために、例えば、活性側面の近傍で薄い非ドープまたは低ドープ層を有するように、プロセス・フローを最適化するように設計することができる。堆積したポリシリコンの厚みにより、エッチ・バック後に残るポリシリコン領域の形状が決まる。残りのポリシリコン領域が平坦となる必要があるので、堆積後のポリシリコンの表面はできる限り平坦でなければならない。ポリシリコン堆積プロセスの共形性質のため、堆積した層は、エミッタ・ウィンドウ１９を埋める。ポリシリコンが厚みを増すほど、より平坦化される。さらに、ダミー・ゲート・ポリシリコン５０はこの目的に有用であり、ポリシリコンの厚みはこの場合より薄くなりうる。これらがおそらく最も単純な平坦化方法であるにもかかわらず、化学機械平坦化（ＣＭＰ）のような、半導体製作において公知な他の技術を用いることができる。ＣＭＰ停止層は、ＣＭＯＳゲートの頂部、または、プロセスのこの時点で表面に存在するいかなる別の構造物（例えばコンデンサ）であってもよい。バイポーラ専用プロセスの場合、または、他のＢｉＣＭＯＳ集積化方式において、ＳＴＩ酸化膜の頂部はＣＭＰ停止層の役割をすることができる。

堆積後、ポリシリコン層２９はエッチ・バックされ、図４−２（ｈ）に示すように、エミッタ・ポリシリコン３２が得られる。外部ベース領域１６および内部ベース領域２７は、すでに画定され、ポリシリコン・エッチ・バックの間、ｎ−ヒル１２領域全体と同様に、保護する必要がある。この要件を満たすために、テトラメチル・アンモニウム・ヒドロキシド（ＴＭＡＨ）エッチングが、酸化膜に対して高い感度を有するため、ポリシリコン・エッチ・バックに用いられる。前堆積表面処理の間、ｎ−ヒル表面に成長する薄層は、ＴＭＡＨエッチングを止め、ｎ−ヒルを完全に保護するのに十分である。この目的のために、他の結晶依存するエッチング液を用いることもできる（例えばＫＯＨ、ＥＤＰなど）。通常、他のウェット・エッチングによる化学作用やドライエッチング・プロセスのような、他のポリシリコン・エッチング技術を用いることができる。しかしながら、ＴＭＡＨは、酸化膜選択性およびＣＭＯＳプロセス互換性に対する高いポリシリコンの要件を満たしているので、完全にこのプロセスに適している。ポリシリコンの厚み３３が活性エミッタの高さを画定してから、ポリシリコン・エッチ・バック・プロセスが計時され、例えばコレクタ電流、ベース抵抗、ベース−エミッタ容量、ベース電流の理想的な性質等のトランジスタ電気特性値に影響を与える。ＴＭＡＨによるポリシリコン・エッチング速度は、水中のＴＭＡＨの温度と濃度によって調整することができる。ポリシリコン平坦化技術が堆積イオンおよびエッチ・バックによって実現される場合、図４−２（ｇ）および図４−２（ｈ）に示すように、ポリシリコン層の表面は完全には平坦にならないが、堆積後の窪み（ｎｏｔｃｈ）３１は最終的なポリシリコン領域の形状３４に変形することになる。ポリシリコン領域の形状はトランジスタの性能にあまり決定的でないが、ポリシリコン層には正孔がない、すなわち、ｎ−ヒル近傍でエッチングされた絶縁ＳｉＯ_２の上部に配置された状態であるため、エミッタ・ポリシリコン３３の最も薄い領域３４においても、確実にｎ−ヒルと金属接触させる必要がある。ＴＭＡＨエッチング速度は、エッチングされた層の結晶方位に依存する。ポリシリコンが異なる方位の結晶粒から成っているので、ＴＭＡＨエッチ・バック後のその表面が粗くなることがある。ポリシリコン表面の粗さを最小化するために、ポリシリコン構造の粒が小さいほうが好ましく、このことはもっと非結晶度の高い構造を有する層を使用することを暗示する。これは、ポリシリコンの堆積条件を調整することによって達成することができ、例えば、１つの方法として、堆積温度を低下させてもよい。

基本的に、ポリシリコンのＴＭＡＨエッチ・バックの後で、ＨＣＢＴに必要とされる追加のプロセス工程は終了する。ＨＣＢＴ構造はＣＭＯＳプロセス工程により完成する。従って、ＨＣＢＴ構造に影響を及ぼすＣＭＯＳ工程について説明する。
通常、次のＣＭＯＳプロセス・モジュールは、ゲート・スペーサを形成することである。ＳｉＯ_２層は、例えば、テトラ・エチル・オキシ・シラン（ＴＥＯＳ）ソースから堆積し、異方性プロセスによりエッチ・バックされる。ＳｉＯ_２スペーサは、ＣＭＯＳゲートの側面上に残される。このプロセスの性質から、類似のスペーサ３５が、図４−３（ｉ）に示すように、ポリシリコン領域より上部のｎ−ヒル側面上に形成される。その後、ソース／ドレイン注入がＣＭＯＳ構造に実行される。ｎＭＯＳトランジスタのｎ＋ソース／ドレイン３６領域の注入が、図４−３（ｊ）に示すように、ＨＣＢＴ構造のコレクタ領域３７に用いられる。注入に用いられるマスク４０３によって画定されるフォトレジスト３８の端部の位置は、ｎ＋コレクタと外部ベース領域との間の距離を画定し、コレクタ−ベースおよびコレクタ−エミッタの絶縁破壊電圧等、目標とするトランジスタ特性によって異なる。コレクタｎ＋領域の他の端部は、ｎ−ヒルの側面により画定される。ＣＭＯＳのソース／ドレイン注入を活性化するためのアニーリングは、ＨＣＢＴの注入領域の活性化、および（図４−３（ｋ）に示す）高ドーピングされたポリシリコン領域からｎ−ヒルの側面へのドーパントの、通常ドライブイン拡散と呼ばれる拡散領域３９のためにも用いられる。この工程によって形成されるｎ＋拡散領域３９は、エミッタ拡散領域である。内部トランジスタ領域のドーピング・プロファイルは、このプロセスによって形成される。アニーリング後のベース−エミッタｐｎ接合の深度は、ポリシリコンの粒構造を変えるのと同様に、堆積したポリシリコンのドーピングレベルを変えることによって調整することができ、両方とも堆積状況により定められる。

次のＣＭＯＳプロセス・モジュールは、シリサイドの形成である。まず、シリサイド保護層として用いられるＳｉＯ_２層４０が堆積される。リソグラフィ・マスク４０１を用いて、ＣＭＯＳデバイスのいくつかが開口し、デバイスのいくつかまたはそれらの領域がフォトレジスト４１によって保護される。ＨＣＢＴにおいて、コレクタと外部ベースと間のＳｉＯ_２層の一部は、図２および／または図３に示すように保護されていなければならない。さらに、絶縁酸化膜エッチング・マスク４０６の周囲領域のＳｉＯ_２層の一部は、図２（パン・タイプ）のマスク４０１で示すように、保護されている。他の実施形態の場合は、エミッタ・ポリシリコンと内因性ベースとの間のＳｉＯ_２層の一部が、図３のマスク５０１によって示すように保護されている（サラウンド・タイプ）。残留するＳｉＯ_２は、ｎ＋コレクタとおよび外部ベース領域との間の電気的近道を防止する。また、上述したように、絶縁酸化膜エッチング・マスク４０６の周辺に残留するＳｉＯ_２はＩＢの減少に役立つ。シリサイド４２は、図４−３（ｌ）に示すように、半導体産業ではシリサイド化として公知のプロセス工程を有する標準的な方法で形成される。

プロセス・フローのバックエンドで、ＳｉＯ_２４３は堆積し、コンタクト・ホール４４は低抵抗層によってエッチングされ埋められ、金属被覆が標準的な方法で行われる。１つの金属層を有する最終的なＨＣＢＴ構造を、図４−４（ｍ）に示す。図４−４（ｍ）のコンタクト・ホール４４で、コレクタ電極１０１、ベース電極１０２、エミッタ電極１０３が形成される。

スペーサ分離型、パン・タイプ、マスク分離型、サラウンド・タイプのＨＣＢＴ構造用のベース−エミッタ電圧（ＶＢＥ）上のベース（ＩＢ）およびコレクタ（ＩＣ）電流の依存性、すなわちギュンメル・プロットとも呼ばれるものを図５に示す。「スペーサ分離型」および「パン・タイプ」を一方のグラフに描画し、「マスク分離型」および「サラウンド・タイプ」をもう一方のグラフに描画する。すべての構造に対しＩＣがほぼ適合することが認められる。一方で、ＩＢは、マスクに応じて変化する。サラウンド・タイプの場合は、ＩＢが最も低いため、ｂｅｔａが最も高くなることを示している。パン・タイプは、次善の策である。パン・タイプのＨＣＢＴ構造に関して、ｂｅｔａは５８％であり、スペーサ分離型の場合よりも高い。一方で、サラウンド・タイプのＨＣＢＴ構造のｂｅｔａは６１％であり、マスク分離型の場合よりも高い。シリサイド−保護パターンの修正によるｂｅｔａの増加を図６に示す。「スペーサ分離型」および「パン・タイプ」を一方のグラフに描画し、「マスク分離型」および「サラウンド・タイプ」をもう一方のグラフに描画する。
コレクタ−エミッタブレークダウン電圧（ＢＶＣＥＯ）は、通常、ｂｅｔａとトレードオフの関係にある。この理由はこれらがベース幅の影響を受けるからである。しかしながら、シリサイド保護パターンの修正が、内部ベースに影響を及ぼすことはない。従って、表１に示すように、すべてのトランジスタは、類似のＢＶＣＥＯを示す。

４つのタイプのカット・オフ周波数（ｆＴ）および発振（ｆｍａｘ）の最大周波数と、ＨＣＢＴ構造のコレクタ電流（ＩＣ）との対比を図７に示す。「スペーサ分離型」および「パン・タイプ」を一方のグラフに描画し、「マスク分離型」および「サラウンド・タイプ」をもう一方のグラフに描画する。
ｆｍａｘに関して、活性領域の非シリサイド化領域は、バイポーラトランジスタの高周波特性（特にｆｍａｘ）に影響を及ぼす。
この領域が拡大しすぎると、ｆｍａｘは悪化する。換言すれば、ｂｅｔａおよびｆｍａｘには、それぞれトレードオフの関係がある。このため、本発明の非シリサイド化領域は、従来のものと比較すると、十分なｆｍａｘおよび高いｂｅｔａを得るのに最も適するように最適化される。

図７において、スペーサ分離型とパン・タイプとの間にＨＣＢＴ構造の著しい違いは見られない。同じ傾向がマスク分離型とサラウンド・タイプとの間にも見られる。
また、ｆｍａｘおよびＢＶＣＥＯは、本発明のラテラル・バイポーラトランジスタの場合には減少しない。ｂｅｔａだけは、最大で２００に達成することができる。さらに、本発明のラテラル・バイポーラトランジスタは、従来のラテラル・バイポーラトランジスタのマスクレイアウトを変えるだけで実現することができる。このため、製造プロセスの数は、従来のラテラル・バイポーラトランジスタと比較しても増加しない。

１０ シャロウ・トレンチ・アイソレーション（ＳＴＩ）
１１ 基板
１２ ｎ−ヒル（コレクタ領域）
１３ コレクタ注入
１４、１７、１８、２５、３８、４１ フォトレジスト
１５ａ、ｂ、ｃ、ｄ 外部ベース注入
１６ 外部ベース領域
１９ エミッタ・ウィンドウ
２０ 絶縁ＳｉＯ_２
２１ ｎ−ヒル側面
２２ ＳｉＯ_２薄層
２６ 内部ベース注入
２７ 内部ベース領域
２８ 活性トランジスタ側面
２９ ポリシリコン層
３１ 窪み
３２、３４ エミッタ・ポリシリコン
３３ ポリシリコンの厚み
３５ スぺーサ
３６ ソース／ドレイン注入
３７ コレクタ領域
３９ エミッタ拡散領域
４０、４３ ＳｉＯ_２層
４２ シリサイド
４４ コンタクト・ホール
５０ ダミー・ゲート・ポリシリコン
１０１ コレクタ電極
１０２ ベース電極
１０３ エミッタ電極
１０４、３０４ ｐ型基板
１０５ ｎ−ヒル（活性領域）
１０６ シャロウ・トレンチ・アイソレーション（ＳＴＩ）
１０７ 内部ベース
１０８、３０８ 外部ベース
１０９、３０９、４０９ エミッタ・ポリシリコン
１１０ エミッタ拡散領域
１１１ ダミー・ゲート・ポリシリコン
１１２ ｎ＋拡散領域
１１３ コレクタ・シリサイド
１１４、３１４ ベース・シリサイド
１１５ エミッタ・シリサイド
１１６、１１８ シリサイド・ブロッキング酸化膜
１１７ スペーサ
１１９、３１９ トランジスタの周辺領域
１２０、３２０ トランジスタの中央部
２０１、２０１ｂ、４０１、５０１ シリサイド・ブロッキング・マスク
２０２、４０２ ｎ−ヒル・マスク
２０３、４０３ コレクタｎ＋注入マスク
２０４、４０４ コンタクト・ホール・マスク
２０５、４０５ ダミー・ポリシリコン・マスク
２０６、４０６ 絶縁酸化膜エッチング・マスク
２０７、４０７ エミッタ・ウィンドウ（ウェット・エッチング後）
４１０、５１０ 非シリサイド領域

Claims (2)

1. ラテラル・バイポーラトランジスタと、ＣＭＯＳトランジスタとが混載された半導体装置であって、
   前記ラテラル・バイポーラトランジスタは、
   活性領域を囲む素子分離領域に開口されたオープン領域と、
   前記オープン領域上に形成されたポリシリコン膜と、
   前記ポリシリコン膜から前記活性領域側面への不純物拡散によって形成されたエミッタ拡散層と、
   前記素子分離領域上に形成されたダミー・ゲート・ポリシリコン膜と、
   前記活性領域上に形成されたコレクタ拡散層領域及びベース拡散層領域と、
   前記コレクタ拡散層領域及びベース拡散層領域に直接つながるコレクタ電極及びベース電極と、
   前記ポリシリコン膜に直接つながるエミッタ電極と、
   前記活性領域及び前記ポリシリコン膜上に形成されるシリサイド領域と、を備え、
   前記活性領域上においてシリサイドが形成されない非シリサイド領域が、前記ベース拡散層領域と前記コレクタ拡散層領域との間の境界領域と、前記ベース拡散層を流れる電流の流れ方向に沿って延びる前記活性領域と前記素子分離領域との間の他の境界領域と、を含むことを特徴とする半導体装置。
2. 前記非シリサイド領域は、さらに、前記ベース拡散層領域と前記エミッタ拡散層領域との間の他の境界領域を含むことを特徴とする請求項１に記載の半導体装置。
   

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