JPH05243573A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH05243573A JPH05243573A JP4507492A JP4507492A JPH05243573A JP H05243573 A JPH05243573 A JP H05243573A JP 4507492 A JP4507492 A JP 4507492A JP 4507492 A JP4507492 A JP 4507492A JP H05243573 A JPH05243573 A JP H05243573A
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- Japan
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- auxiliary film
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Abstract
(57)【要約】
【目的】 ダブルゲートＳＯＩ／ＭＩＳトランジスタに
関し、その対をなすゲート電極の対向関係を精度良く作
ることが容易な半導体装置及びその製造方法の提供を目
的とする。 【構成】 半導体装置は、前記トランジスタの対をなす
ゲート電極１５の対向方向がＳＯＩ基板と平行になるよ
うに構成し、製造方法は、ＳＯＩ基板のシリコン層１２
上に、シリコンと結合して絶縁体を形成する元素のイオ
ン注入に対する阻止能を有してパターニングされたマス
ク膜１８と、マスク膜１８の抜け領域を埋めて前記阻止
能がマスク膜１８より小さな補助膜１９とを形成する工
程と、該元素をイオン注入して、シリコン層１１内にお
ける補助膜１９の直下に補助膜１９と接する絶縁膜１
３，１４を形成する工程と、補助膜１９の厚さを減少さ
せて更に前記イオン注入を行い、絶縁膜１３，１４の厚
さをＳＯＩ基板の絶縁層１１に達するまで増加させる工
程とを有するように構成する。
関し、その対をなすゲート電極の対向関係を精度良く作
ることが容易な半導体装置及びその製造方法の提供を目
的とする。 【構成】 半導体装置は、前記トランジスタの対をなす
ゲート電極１５の対向方向がＳＯＩ基板と平行になるよ
うに構成し、製造方法は、ＳＯＩ基板のシリコン層１２
上に、シリコンと結合して絶縁体を形成する元素のイオ
ン注入に対する阻止能を有してパターニングされたマス
ク膜１８と、マスク膜１８の抜け領域を埋めて前記阻止
能がマスク膜１８より小さな補助膜１９とを形成する工
程と、該元素をイオン注入して、シリコン層１１内にお
ける補助膜１９の直下に補助膜１９と接する絶縁膜１
３，１４を形成する工程と、補助膜１９の厚さを減少さ
せて更に前記イオン注入を行い、絶縁膜１３，１４の厚
さをＳＯＩ基板の絶縁層１１に達するまで増加させる工
程とを有するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその請求
項方法に係り、特に、ダブルゲートＳＯＩ／ＭＩＳトラ
ンジスタに関する。
項方法に係り、特に、ダブルゲートＳＯＩ／ＭＩＳトラ
ンジスタに関する。
【０００２】ダブルゲートＳＯＩ／ＭＩＳトランジスタ
は、シングルゲートＳＯＩ／ＭＩＳトランジスタに比べ
て相互コンダクタンスが２倍になり、短チャネル効果が
抑えられるため将来が有望視されている（参考文献：T.
Tanaka et al. P.683 IEDM91) 。
は、シングルゲートＳＯＩ／ＭＩＳトランジスタに比べ
て相互コンダクタンスが２倍になり、短チャネル効果が
抑えられるため将来が有望視されている（参考文献：T.
Tanaka et al. P.683 IEDM91) 。
【０００３】
【従来の技術】従来は、ダブルゲートＳＯＩ／ＭＩＳト
ランジスタを作るのに図３の製造工程順側面図のように
していた。即ち、先ず図３（ａ）を参照して、ＳＯＩ基
板の絶縁層１上の素子形成用シリコン層２を島状に加工
する。次いで図３（ｂ）を参照して、島状にしたシリコ
ン層２のほぼ中心部の下にシリコン層２の両側を開口さ
せて絶縁層１の一部を除去した溝３を形成する。次いで
図３（ｃ）を参照して、酸化またはデポジションにより
シリコン層２の露出表面にゲート絶縁膜となる絶縁膜４
を形成する。次いで図３（ｄ）を参照して、溝３の埋め
込みを含んで半導体などによる導体膜５をデポジション
する。溝３を埋めた部分が下側のゲート電極５Ａとな
る。次いで図３（ｅ）を参照して、導体膜５をパターニ
ングして上側のゲート電極５Ｂを形成する。その後、ゲ
ート電極５Ｂの外側のシリコン層２に不純物を注入すれ
ば、シリコン層２の不純物注入部分がソース／ドレイン
領域となるダブルゲートＳＯＩ／ＭＩＳトランジスタが
形成される。
ランジスタを作るのに図３の製造工程順側面図のように
していた。即ち、先ず図３（ａ）を参照して、ＳＯＩ基
板の絶縁層１上の素子形成用シリコン層２を島状に加工
する。次いで図３（ｂ）を参照して、島状にしたシリコ
ン層２のほぼ中心部の下にシリコン層２の両側を開口さ
せて絶縁層１の一部を除去した溝３を形成する。次いで
図３（ｃ）を参照して、酸化またはデポジションにより
シリコン層２の露出表面にゲート絶縁膜となる絶縁膜４
を形成する。次いで図３（ｄ）を参照して、溝３の埋め
込みを含んで半導体などによる導体膜５をデポジション
する。溝３を埋めた部分が下側のゲート電極５Ａとな
る。次いで図３（ｅ）を参照して、導体膜５をパターニ
ングして上側のゲート電極５Ｂを形成する。その後、ゲ
ート電極５Ｂの外側のシリコン層２に不純物を注入すれ
ば、シリコン層２の不純物注入部分がソース／ドレイン
領域となるダブルゲートＳＯＩ／ＭＩＳトランジスタが
形成される。
【０００４】
【発明が解決しようとする課題】しかしながら上述の製
造方法は、上下のゲート電極５Ａ，５Ｂのパターニング
を別工程で行うため、両ゲート電極５Ａ，５Ｂの間にゲ
ート長の相違や位置ずれが生じ易い。そのため、ソース
／ドレイン領域に重なった場合は容量が大きくなって周
波数特性が悪くなり、逆にチャネル領域を全部覆ってい
ない場合は電流駆動能力が悪くなる。
造方法は、上下のゲート電極５Ａ，５Ｂのパターニング
を別工程で行うため、両ゲート電極５Ａ，５Ｂの間にゲ
ート長の相違や位置ずれが生じ易い。そのため、ソース
／ドレイン領域に重なった場合は容量が大きくなって周
波数特性が悪くなり、逆にチャネル領域を全部覆ってい
ない場合は電流駆動能力が悪くなる。
【０００５】この問題を解消するためには、対をなすゲ
ート電極の対向関係を精度良く作ることが必要である。
そこで本発明は、ダブルゲートＳＯＩ／ＭＩＳトランジ
スタに関し、その対をなすゲート電極の対向関係を精度
良く作ることが容易な半導体装置及びその製造方法の提
供を目的とする。
ート電極の対向関係を精度良く作ることが必要である。
そこで本発明は、ダブルゲートＳＯＩ／ＭＩＳトランジ
スタに関し、その対をなすゲート電極の対向関係を精度
良く作ることが容易な半導体装置及びその製造方法の提
供を目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明による半導体装置は、ダブルゲートＳＯＩ／
ＭＩＳトランジスタで、対をなすゲート電極の対向方向
がＳＯＩ基板に対して平行になっていることを特徴とと
している。
に、本発明による半導体装置は、ダブルゲートＳＯＩ／
ＭＩＳトランジスタで、対をなすゲート電極の対向方向
がＳＯＩ基板に対して平行になっていることを特徴とと
している。
【０００７】また、製造方法は、ＳＯＩ基板の素子形成
用シリコン層上に、シリコンと結合して絶縁体を形成す
る元素のイオン注入に対する阻止能を有してパターニン
グされたマスク膜と、該マスク膜の抜け領域を埋めて前
記阻止能が該マスク膜より小さな補助膜とを形成する工
程と、該元素をイオン注入して、該シリコン層内におけ
る該補助膜の直下に該補助膜と接する絶縁膜を形成する
工程と、該補助膜の厚さを減少させて更に前記イオン注
入を行い、該絶縁膜の厚さを該ＳＯＩ基板の絶縁層に達
するまで増加させる工程とを有することを特徴としてお
り、その際、前記補助膜の厚さを減少させるのは、前記
イオン注入の際に生ずるスパッタによることができる。
用シリコン層上に、シリコンと結合して絶縁体を形成す
る元素のイオン注入に対する阻止能を有してパターニン
グされたマスク膜と、該マスク膜の抜け領域を埋めて前
記阻止能が該マスク膜より小さな補助膜とを形成する工
程と、該元素をイオン注入して、該シリコン層内におけ
る該補助膜の直下に該補助膜と接する絶縁膜を形成する
工程と、該補助膜の厚さを減少させて更に前記イオン注
入を行い、該絶縁膜の厚さを該ＳＯＩ基板の絶縁層に達
するまで増加させる工程とを有することを特徴としてお
り、その際、前記補助膜の厚さを減少させるのは、前記
イオン注入の際に生ずるスパッタによることができる。
【０００８】或いは、ＳＯＩ基板の素子形成用シリコン
層上に、前記マスク膜と補助膜とを形成する工程と、前
記元素をイオン注入して、該シリコン層内における該補
助膜の直下に該ＳＯＩ基板の絶縁層と接する絶縁膜を形
成する工程と、該補助膜の厚さを増加させて更に前記イ
オン注入を行い、該絶縁膜の厚さを該補助膜に達するま
で増加させる工程とを有することを特徴としている。
層上に、前記マスク膜と補助膜とを形成する工程と、前
記元素をイオン注入して、該シリコン層内における該補
助膜の直下に該ＳＯＩ基板の絶縁層と接する絶縁膜を形
成する工程と、該補助膜の厚さを増加させて更に前記イ
オン注入を行い、該絶縁膜の厚さを該補助膜に達するま
で増加させる工程とを有することを特徴としている。
【０００９】そして、前記元素は酸素または窒素であ
り、前記補助膜はシリコン酸化物またはシリコン窒化物
であることが良い。
り、前記補助膜はシリコン酸化物またはシリコン窒化物
であることが良い。
【００１０】
【作用】半導体装置においては、上記構成により、ゲー
ト電極形成用のマスクに上記対をなすゲート電極の両者
のパターンを設けることができるので、両ゲート電極の
対向関係を精度良く作ることが容易である。
ト電極形成用のマスクに上記対をなすゲート電極の両者
のパターンを設けることができるので、両ゲート電極の
対向関係を精度良く作ることが容易である。
【００１１】また、製造方法においては、ゲート絶縁膜
を含んでゲート電極を画定する絶縁膜の領域に上記補助
膜を配置して上記イオン注入を行うことにより、所望の
ダブルゲートＳＯＩ／ＭＩＳトランジスタを作ることが
でき、然も、その対をなすゲート電極の対向関係を精度
良くすることが容易である。ここで重要なことは、イオ
ン注入の途中で補助膜の厚さを減少または増加させるこ
とであり、それにより、形成する絶縁膜の幅（横方向の
厚さ）が上下方向で変化するのを防止して、ゲート絶縁
膜の厚さを補助膜の幅に合わせて均一にすることができ
る。
を含んでゲート電極を画定する絶縁膜の領域に上記補助
膜を配置して上記イオン注入を行うことにより、所望の
ダブルゲートＳＯＩ／ＭＩＳトランジスタを作ることが
でき、然も、その対をなすゲート電極の対向関係を精度
良くすることが容易である。ここで重要なことは、イオ
ン注入の途中で補助膜の厚さを減少または増加させるこ
とであり、それにより、形成する絶縁膜の幅（横方向の
厚さ）が上下方向で変化するのを防止して、ゲート絶縁
膜の厚さを補助膜の幅に合わせて均一にすることができ
る。
【００１２】そして、イオン注入する元素を酸素または
窒素にし、補助膜をシリコン酸化物またはシリコン窒化
物にすれば、上記製造方法を的確に実施できる。
窒素にし、補助膜をシリコン酸化物またはシリコン窒化
物にすれば、上記製造方法を的確に実施できる。
【００１３】
【実施例】以下本発明の実施例について図１及び図２を
用いて説明する。図１は実施例の平面図と製造工程順側
面図、図２は他の実施例の平面図である。
用いて説明する。図１は実施例の平面図と製造工程順側
面図、図２は他の実施例の平面図である。
【００１４】図１において、図１（ａ）の平面図は、実
施例のダブルゲートＳＯＩ／ＭＩＳトランジスタを示
す。このトランジスタは、ＳＯＩ基板の素子形成用シリ
コン層１２に形成されており、１３が素子分離絶縁膜、
１４がゲート画定絶縁膜、１５がゲート電極、１６がソ
ース／ドレイン領域、１７がチャネル領域、である。ゲ
ート画定絶縁膜１４はチャネル領域１７と接する部分が
ゲート絶縁膜となり、二つのゲート電極１５は、大きさ
が同じでありチャネル領域１７の中心線に対し対称に配
置されて対をなし、その対向方向がＳＯＩ基板に対して
平行になっている。
施例のダブルゲートＳＯＩ／ＭＩＳトランジスタを示
す。このトランジスタは、ＳＯＩ基板の素子形成用シリ
コン層１２に形成されており、１３が素子分離絶縁膜、
１４がゲート画定絶縁膜、１５がゲート電極、１６がソ
ース／ドレイン領域、１７がチャネル領域、である。ゲ
ート画定絶縁膜１４はチャネル領域１７と接する部分が
ゲート絶縁膜となり、二つのゲート電極１５は、大きさ
が同じでありチャネル領域１７の中心線に対し対称に配
置されて対をなし、その対向方向がＳＯＩ基板に対して
平行になっている。
【００１５】そして図１（ｂ）〜（ｆ）の断面図は、図
１（ａ）のＡ−Ａ断面であり上記トランジスタの製造工
程順を示す。先ず図１（ｂ）を参照して、張り合わせ法
によりシリコン基板上の絶縁層１１と厚さが１０００Å
でＰ型のシリコン層１２とを有するＳＯＩ基板を形成す
る。このＳＯＩ基板はＳＩＭＯＸによって形成しても良
い。
１（ａ）のＡ−Ａ断面であり上記トランジスタの製造工
程順を示す。先ず図１（ｂ）を参照して、張り合わせ法
によりシリコン基板上の絶縁層１１と厚さが１０００Å
でＰ型のシリコン層１２とを有するＳＯＩ基板を形成す
る。このＳＯＩ基板はＳＩＭＯＸによって形成しても良
い。
【００１６】次いで図１（ｃ）を参照して、シリコン層
１２上に厚さ５００Åのタングステン膜をデポジション
し、素子分離絶縁膜１３及びゲート画定絶縁膜１４の領
域が抜け領域となるようにパターニングしてマスク膜１
８を形成する。
１２上に厚さ５００Åのタングステン膜をデポジション
し、素子分離絶縁膜１３及びゲート画定絶縁膜１４の領
域が抜け領域となるようにパターニングしてマスク膜１
８を形成する。
【００１７】次いで図１（ｄ）を参照して、表面を酸化
してまたはＣＶＤなどにより上記抜け領域に厚さ４７０
Åのシリコン酸化物からなる補助膜１９を形成する。次
いで図１（ｅ）を参照して、４５ＫｅＶの注入エネルギ
で酸素をイオン注入する。補助膜１９があるのでシリコ
ン層１２の上部に酸素が注入され、補助膜１９の直下に
補助膜１９と接して絶縁層１１に達しない絶縁膜が形成
される。この絶縁膜は、素子分離絶縁膜１３及びゲート
画定絶縁膜１４それぞれの上側部分となる。
してまたはＣＶＤなどにより上記抜け領域に厚さ４７０
Åのシリコン酸化物からなる補助膜１９を形成する。次
いで図１（ｅ）を参照して、４５ＫｅＶの注入エネルギ
で酸素をイオン注入する。補助膜１９があるのでシリコ
ン層１２の上部に酸素が注入され、補助膜１９の直下に
補助膜１９と接して絶縁層１１に達しない絶縁膜が形成
される。この絶縁膜は、素子分離絶縁膜１３及びゲート
画定絶縁膜１４それぞれの上側部分となる。
【００１８】次いで図１（ｆ）を参照して、上記イオン
注入では注入する酸素により補助膜１９がスパッタされ
て薄くなる。そこで、補助膜１９がすべてスパッタされ
るまで上記イオン注入を継続する。注入エネルギを変え
ないので、先に上側部分が形成された素子分離絶縁膜１
３及びゲート画定絶縁膜１４は、上下方向の厚さが下側
に増加して絶縁膜１１に達する。
注入では注入する酸素により補助膜１９がスパッタされ
て薄くなる。そこで、補助膜１９がすべてスパッタされ
るまで上記イオン注入を継続する。注入エネルギを変え
ないので、先に上側部分が形成された素子分離絶縁膜１
３及びゲート画定絶縁膜１４は、上下方向の厚さが下側
に増加して絶縁膜１１に達する。
【００１９】このようにすることにより、注入する酸素
の横方向の散乱が上下方向で均一になり、素子分離絶縁
膜１３及びゲート画定絶縁膜１４の幅（横方向の厚さ）
を補助膜１９の幅に合わせて均一にすることができる。
この点は、ゲート絶縁膜の厚さを均一にし、且つゲート
幅を上下方向で揃えるために重要である。
の横方向の散乱が上下方向で均一になり、素子分離絶縁
膜１３及びゲート画定絶縁膜１４の幅（横方向の厚さ）
を補助膜１９の幅に合わせて均一にすることができる。
この点は、ゲート絶縁膜の厚さを均一にし、且つゲート
幅を上下方向で揃えるために重要である。
【００２０】そして、上記イオン注入の後にマスク膜１
８を除去し、ゲート電極１５及びソース／ドレイン領域
１６にＮ型の不純物を注入してアニールすれば、Ｎチャ
ネル型にした所望のダブルゲートＳＯＩ／ＭＩＳトラン
ジスタが形成される。いうまでもなく、各部の導電型を
逆にすることによりＰチャネル型にすることもできる。
８を除去し、ゲート電極１５及びソース／ドレイン領域
１６にＮ型の不純物を注入してアニールすれば、Ｎチャ
ネル型にした所望のダブルゲートＳＯＩ／ＭＩＳトラン
ジスタが形成される。いうまでもなく、各部の導電型を
逆にすることによりＰチャネル型にすることもできる。
【００２１】上述において、補助膜１９の厚さはシリコ
ン層１１の厚さを勘案して適宜に定めるのが良く、注入
する酸素のドーズ量の制約などにより補助膜１９のスパ
ッタが不足する場合には、イオン注入の途中に中断を設
けて、補助膜をアルゴンでスパッタしたりまたはエッチ
ングしたりする工程を付加すれば良い。
ン層１１の厚さを勘案して適宜に定めるのが良く、注入
する酸素のドーズ量の制約などにより補助膜１９のスパ
ッタが不足する場合には、イオン注入の途中に中断を設
けて、補助膜をアルゴンでスパッタしたりまたはエッチ
ングしたりする工程を付加すれば良い。
【００２２】また、上述では補助膜１９の厚さを減少さ
せるようにしたが、補助膜１９の形成時の厚さを薄くし
て、イオン注入の初期では素子分離絶縁膜１３及びゲー
ト画定絶縁膜１４が絶縁層１１に接するようにし、途中
でＣＶＤなどにより補助膜１９の厚さを増加させて、素
子分離絶縁膜１３及びゲート画定絶縁膜１４の厚さを補
助膜１９に達するまで増加させても良い。
せるようにしたが、補助膜１９の形成時の厚さを薄くし
て、イオン注入の初期では素子分離絶縁膜１３及びゲー
ト画定絶縁膜１４が絶縁層１１に接するようにし、途中
でＣＶＤなどにより補助膜１９の厚さを増加させて、素
子分離絶縁膜１３及びゲート画定絶縁膜１４の厚さを補
助膜１９に達するまで増加させても良い。
【００２３】更に、上述ではマスク膜１８をタングステ
ンにし、補助膜１９をシリコン酸化物にし、イオン注入
の元素を酸素にしたが、マスク膜１８は白金などの金属
でも良く、補助膜１９はシリコン窒化物でも良く、イオ
ン注入の元素は窒素でも良い。
ンにし、補助膜１９をシリコン酸化物にし、イオン注入
の元素を酸素にしたが、マスク膜１８は白金などの金属
でも良く、補助膜１９はシリコン窒化物でも良く、イオ
ン注入の元素は窒素でも良い。
【００２４】次に図２において、この実施例のダブルゲ
ートＳＯＩ／ＭＩＳトランジスタは、先の実施例とは素
子分離の形態が異なり、素子分離絶縁膜１３によらない
でシリコン層１１を島状にして素子分離してある。そし
て、このトランジスタの製造は、シリコン層１１を島状
に加工した後、先の実施例と同様にして行うことができ
る。
ートＳＯＩ／ＭＩＳトランジスタは、先の実施例とは素
子分離の形態が異なり、素子分離絶縁膜１３によらない
でシリコン層１１を島状にして素子分離してある。そし
て、このトランジスタの製造は、シリコン層１１を島状
に加工した後、先の実施例と同様にして行うことができ
る。
【００２５】なお、以上に述べた製造方法は、上記ダブ
ルゲートＳＯＩ／ＭＩＳトランジスタの製造に限られ
ず、ＳＯＩ基板の素子製形成用シリコン層に、その表面
から底まで達する絶縁膜を幅（横方向の厚さ）が上下方
向で均一になるように形成する方法として一般的に利用
できる。
ルゲートＳＯＩ／ＭＩＳトランジスタの製造に限られ
ず、ＳＯＩ基板の素子製形成用シリコン層に、その表面
から底まで達する絶縁膜を幅（横方向の厚さ）が上下方
向で均一になるように形成する方法として一般的に利用
できる。
【００２６】
【発明の効果】以上説明したように本発明によれば、ダ
ブルゲートＳＯＩ／ＭＩＳトランジスタに関し、その対
をなすゲート電極の対向関係を精度良く作ることが容易
な半導体装置及びその製造方法が提供されて、ダブルゲ
ートＳＯＩ／ＭＩＳトランジスタの特性向上を可能にさ
せる効果がある。
ブルゲートＳＯＩ／ＭＩＳトランジスタに関し、その対
をなすゲート電極の対向関係を精度良く作ることが容易
な半導体装置及びその製造方法が提供されて、ダブルゲ
ートＳＯＩ／ＭＩＳトランジスタの特性向上を可能にさ
せる効果がある。
【図１】 実施例の平面図と製造工程順側面図
【図２】 他の実施例の平面図
【図３】 従来例の製造工程順側面図
１ 絶縁層 ２ シリコン層（素子形成用シリコン層） ３ 溝 ４ 絶縁膜 ５ 導体膜 ５Ａ，５Ｂ ゲート電極 １１ 絶縁層 １２ シリコン層（素子形成用シリコン層） １３ 素子分離絶縁膜 １４ ゲート画定絶縁膜（一部がゲート絶縁膜） １５ ゲート電極 １６ ソース／ドレイン領域 １７ チャネル領域 １８ マスク膜 １９ 補助膜
Claims (5)
- 【請求項１】 ダブルゲートＳＯＩ／ＭＩＳトランジス
タで、対をなすゲート電極の対向方向がＳＯＩ基板に対
して平行になっていることを特徴とする半導体装置。 - 【請求項２】 ＳＯＩ基板の素子形成用シリコン層上
に、シリコンと結合して絶縁体を形成する元素のイオン
注入に対する阻止能を有してパターニングされたマスク
膜と、該マスク膜の抜け領域を埋めて前記阻止能が該マ
スク膜より小さな補助膜とを形成する工程と、 該元素をイオン注入して、該シリコン層内における該補
助膜の直下に該補助膜と接する絶縁膜を形成する工程
と、 該補助膜の厚さを減少させて更に前記イオン注入を行
い、該絶縁膜の厚さを該ＳＯＩ基板の絶縁層に達するま
で増加させる工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項３】 前記補助膜の厚さを減少させるのは、前
記イオン注入の際に生ずるスパッタによることを特徴と
する請求項２記載の半導体装置の製造方法。 - 【請求項４】 ＳＯＩ基板の素子形成用シリコン層上
に、請求項２記載のマスク膜と補助膜とを形成する工程
と、 請求項２記載の元素をイオン注入して、該シリコン層内
における該補助膜の直下に該ＳＯＩ基板の絶縁層と接す
る絶縁膜を形成する工程と、 該補助膜の厚さを増加させて更に前記イオン注入を行
い、該絶縁膜の厚さを該補助膜に達するまで増加させる
工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項５】 前記元素は酸素または窒素であり、前記
補助膜はシリコン酸化物またはシリコン窒化物であるこ
とを特徴とする請求項２、３または４記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4507492A JPH05243573A (ja) | 1992-03-03 | 1992-03-03 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4507492A JPH05243573A (ja) | 1992-03-03 | 1992-03-03 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05243573A true JPH05243573A (ja) | 1993-09-21 |
Family
ID=12709191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4507492A Withdrawn JPH05243573A (ja) | 1992-03-03 | 1992-03-03 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05243573A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6166412A (en) * | 1998-12-26 | 2000-12-26 | Hyundai Electronics Industries Co., Ltd. | SOI device with double gate and method for fabricating the same |
| JP2010503200A (ja) | 2006-08-28 | 2010-01-28 | マイクロン テクノロジー， インク． | 半導体装置、半導体部品および半導体構造、ならびに半導体装置、半導体部品および半導体構造を形成する方法 |
| US7763518B2 (en) | 2004-02-25 | 2010-07-27 | International Business Machines Corporation | Ultra-thin SOI vertical bipolar transistors with an inversion collector on thin-buried oxide (BOX) for low substrate-bias operation and methods thereof |
| US8742483B2 (en) | 2006-05-17 | 2014-06-03 | Micron Technology, Inc. | DRAM arrays |
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-
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