JPH05243255A - 半導体装置 - Google Patents
半導体装置Info
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- JPH05243255A JPH05243255A JP4329192A JP4329192A JPH05243255A JP H05243255 A JPH05243255 A JP H05243255A JP 4329192 A JP4329192 A JP 4329192A JP 4329192 A JP4329192 A JP 4329192A JP H05243255 A JPH05243255 A JP H05243255A
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Abstract
(57)【要約】
【目的】 バイポーラトランジスタに関し，電流増幅率
を可変できるようにする。 【構成】 ＳｉＯ2 膜１３上に成長したＳＯＩ層１４中
にｎ型エミッタ領域１５，ｐ型ベース領域１６，および
ｎ型コレクタ領域１７を形成した，ラテラル・バイポー
ラトランジスタ構造をしており，ｐ型ベース領域１６下
のＳｉＯ2 膜１３の下面にＡｌから成るバックゲート電
極１２が設けられている。さらに，バックゲート電極１
２の下面には，熱伝導性の良好なＡｌＮ基板１１が設け
られている。コレクタバイアスＶC ，ベースバイアスＶ
B ，およびバックゲートバイアスＶ BGを印加し，バック
ゲート電極１２に印加するバックゲートバイアスＶBGを
０Ｖから徐々に高くしていくと，ｐ型ベース領域１６と
ＳｉＯ2 膜１３との界面に生じた空乏層１８の厚みが増
大していき，それに伴って電流増幅率が増大する。
を可変できるようにする。 【構成】 ＳｉＯ2 膜１３上に成長したＳＯＩ層１４中
にｎ型エミッタ領域１５，ｐ型ベース領域１６，および
ｎ型コレクタ領域１７を形成した，ラテラル・バイポー
ラトランジスタ構造をしており，ｐ型ベース領域１６下
のＳｉＯ2 膜１３の下面にＡｌから成るバックゲート電
極１２が設けられている。さらに，バックゲート電極１
２の下面には，熱伝導性の良好なＡｌＮ基板１１が設け
られている。コレクタバイアスＶC ，ベースバイアスＶ
B ，およびバックゲートバイアスＶ BGを印加し，バック
ゲート電極１２に印加するバックゲートバイアスＶBGを
０Ｖから徐々に高くしていくと，ｐ型ベース領域１６と
ＳｉＯ2 膜１３との界面に生じた空乏層１８の厚みが増
大していき，それに伴って電流増幅率が増大する。
Description
【０００１】
【産業上の利用分野】本発明は，半導体装置，特にバイ
ポーラトランジスタに関する。
ポーラトランジスタに関する。
【０００２】
【従来の技術】図３は，従来例を示す図であり，従来の
ＳＯＩ( Silicon On Insulator )構造のラテラル・バイ
ポーラトランジスタを示している。
ＳＯＩ( Silicon On Insulator )構造のラテラル・バイ
ポーラトランジスタを示している。
【０００３】図中，３１はシリコン基板，３２はＳｉＯ
2 膜，３３はＳＯＩ層，３４はｎ型エミッタ領域，３５
はｐ型ベース領域，３６はｎ型コレクタ領域である。従
来のＳＯＩ構造ラテラル・バイポーラトランジスタは，
支持基板としてのシリコン基板３１上に形成されたＳｉ
Ｏ2 膜３２中の島状のＳＯＩ層に，ｎ型エミッタ領域３
４，ｐ型ベース領域３５，およびｎ型コレクタ領域３６
が形成された構造をしている。
2 膜，３３はＳＯＩ層，３４はｎ型エミッタ領域，３５
はｐ型ベース領域，３６はｎ型コレクタ領域である。従
来のＳＯＩ構造ラテラル・バイポーラトランジスタは，
支持基板としてのシリコン基板３１上に形成されたＳｉ
Ｏ2 膜３２中の島状のＳＯＩ層に，ｎ型エミッタ領域３
４，ｐ型ベース領域３５，およびｎ型コレクタ領域３６
が形成された構造をしている。
【０００４】この構造のラテラル・バイポーラトランジ
スタは，通常，図３に示すように，ベース・バイアスＶ
B およびコレクタ・バイアスＶC を印加して使用する
が，シリコン基板３１に正の基板バイアスＶSUB を印加
すると，電流増幅率が増大することが知られている。
スタは，通常，図３に示すように，ベース・バイアスＶ
B およびコレクタ・バイアスＶC を印加して使用する
が，シリコン基板３１に正の基板バイアスＶSUB を印加
すると，電流増幅率が増大することが知られている。
【０００５】
【発明が解決しようとする課題】上述したように，従来
のＳＯＩ構造ラテラル・バイポーラトランジスタにおい
て，シリコン基板３１に正の基板バイアスＶSUB を印加
すると，電流増幅率が増大することが知られているが，
電流増幅率を可変できるバイポーラトランジスタは，存
在しなかった。
のＳＯＩ構造ラテラル・バイポーラトランジスタにおい
て，シリコン基板３１に正の基板バイアスＶSUB を印加
すると，電流増幅率が増大することが知られているが，
電流増幅率を可変できるバイポーラトランジスタは，存
在しなかった。
【０００６】また，従来のＳＯＩ構造ラテラル・バイポ
ーラトランジスタでは，基板バイアスＶSUB をシリコン
基板３１の全体に印加しなければならないので，シリコ
ン基板３１上に形成されたＳｉＯ2 膜３２中に複数個の
島状のＳＯＩ層を形成し，各島状のＳＯＩ層に，個別に
ラテラル・バイポーラトランジスタを形成した場合，個
々のラテラル・バイポーラトランジスタの電流増幅率を
制御することはできない。
ーラトランジスタでは，基板バイアスＶSUB をシリコン
基板３１の全体に印加しなければならないので，シリコ
ン基板３１上に形成されたＳｉＯ2 膜３２中に複数個の
島状のＳＯＩ層を形成し，各島状のＳＯＩ層に，個別に
ラテラル・バイポーラトランジスタを形成した場合，個
々のラテラル・バイポーラトランジスタの電流増幅率を
制御することはできない。
【０００７】すなわち，従来のＳＯＩ構造ラテラル・バ
イポーラトランジスタでは，集積化した場合，各ラテラ
ル・バイポーラトランジスタの電流増幅率を個別に制御
することはできない。
イポーラトランジスタでは，集積化した場合，各ラテラ
ル・バイポーラトランジスタの電流増幅率を個別に制御
することはできない。
【０００８】本発明は，電流増幅率を可変できるバイポ
ーラトランジスタ，および集積化した場合にも個々のバ
イポーラトランジスタの電流増幅率を個別に可変できる
半導体集積回路装置を提供することを目的とする。
ーラトランジスタ，および集積化した場合にも個々のバ
イポーラトランジスタの電流増幅率を個別に可変できる
半導体集積回路装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
めに，本発明に係る半導体装置は，次のように構成す
る。
めに，本発明に係る半導体装置は，次のように構成す
る。
【００１０】（１）絶縁膜上に成長した半導体層中にエ
ミッタ領域，ベース領域，およびコレクタ領域を形成し
たラテラル・バイポーラトランジスタであって，ベース
領域下の絶縁膜の下面に設けられた導電層から成るバッ
クゲート電極と，該バックゲート電極の下面に設けられ
た熱伝導性の良好な絶縁基板とを含むように構成する。
ミッタ領域，ベース領域，およびコレクタ領域を形成し
たラテラル・バイポーラトランジスタであって，ベース
領域下の絶縁膜の下面に設けられた導電層から成るバッ
クゲート電極と，該バックゲート電極の下面に設けられ
た熱伝導性の良好な絶縁基板とを含むように構成する。
【００１１】（２）絶縁膜上に成長した複数個の島状の
半導体層中に，個々にエミッタ領域，ベース領域，およ
びコレクタ領域を形成したラテラル・バイポーラトラン
ジスタを含む半導体集積回路装置であって，各ラテラル
・バイポーラトランジスタのベース領域下の絶縁膜の下
面に，独立にバイアスされる，導電層から成るバックゲ
ート電極が設けられているように構成する。
半導体層中に，個々にエミッタ領域，ベース領域，およ
びコレクタ領域を形成したラテラル・バイポーラトラン
ジスタを含む半導体集積回路装置であって，各ラテラル
・バイポーラトランジスタのベース領域下の絶縁膜の下
面に，独立にバイアスされる，導電層から成るバックゲ
ート電極が設けられているように構成する。
【００１２】
【作用】本発明では，ＳＯＩ構造のラテラル・バイポー
ラトランジスタのベース領域下の絶縁膜の下面に導電層
から成るバックゲート電極を設けている。ＮＰＮトラン
ジスタの場合，このバックゲート電極に正の電圧を印加
すると，Ｐ型ベース領域と絶縁膜との界面に空乏層が形
成される。
ラトランジスタのベース領域下の絶縁膜の下面に導電層
から成るバックゲート電極を設けている。ＮＰＮトラン
ジスタの場合，このバックゲート電極に正の電圧を印加
すると，Ｐ型ベース領域と絶縁膜との界面に空乏層が形
成される。
【００１３】Ｐ型ベース領域中に形成された空乏層は，
実効ベース幅を狭めるように働く。したがって，ベース
領域下の絶縁膜の下面に設けられたバックゲート電極に
印加する正の電圧を高めると電流増幅率が増大し，低め
ると電流増幅率が減少することとなるので，電流増幅率
を可変できるようになる。
実効ベース幅を狭めるように働く。したがって，ベース
領域下の絶縁膜の下面に設けられたバックゲート電極に
印加する正の電圧を高めると電流増幅率が増大し，低め
ると電流増幅率が減少することとなるので，電流増幅率
を可変できるようになる。
【００１４】本発明では，ベース領域下の絶縁膜の下面
に設けられたバックゲート電極の下面に，熱伝導性の良
好な絶縁基板を設けている。これにより，耐電圧が向上
するので，バックゲート電極に高電圧を印加することが
可能になり，電流増幅率の可変範囲を広くとることがで
きるようになる。
に設けられたバックゲート電極の下面に，熱伝導性の良
好な絶縁基板を設けている。これにより，耐電圧が向上
するので，バックゲート電極に高電圧を印加することが
可能になり，電流増幅率の可変範囲を広くとることがで
きるようになる。
【００１５】ＳＯＩ基板でＢｉＣＭＯＳデバイスを形成
する場合，ＭＯＳＦＥＴとバイポーラトランジスタとで
は，都合の良いＳＯＩ層の厚さが異なるため，従来，良
好なものが得られていなかったが，本発明によれば，バ
イポーラトランジスタのベース層の厚さを空乏層で制御
することができるから，ＭＯＳＦＥＴに都合の良い厚さ
のＳＯＩ層にバイポーラトランジスタを形成し，バック
ゲート電極に印加する電圧を加減して必要とされる電流
増幅率を得るようにすればよいので，ＳＯＩ基板を用い
た良好なＢｉＣＭＯＳデバイスの形成が可能になる。
する場合，ＭＯＳＦＥＴとバイポーラトランジスタとで
は，都合の良いＳＯＩ層の厚さが異なるため，従来，良
好なものが得られていなかったが，本発明によれば，バ
イポーラトランジスタのベース層の厚さを空乏層で制御
することができるから，ＭＯＳＦＥＴに都合の良い厚さ
のＳＯＩ層にバイポーラトランジスタを形成し，バック
ゲート電極に印加する電圧を加減して必要とされる電流
増幅率を得るようにすればよいので，ＳＯＩ基板を用い
た良好なＢｉＣＭＯＳデバイスの形成が可能になる。
【００１６】さらに，絶縁膜上に成長した複数個の島状
の半導体層中に，個々にラテラル・バイポーラトランジ
スタを形成し，各ラテラル・バイポーラトランジスタの
ベース領域下の絶縁膜の下面に，独立にバイアスされ
る，導電層から成るバックゲート電極を設け，このバッ
クゲート電極に個別にバックゲート・バイアスを印加す
ることにより，個々のラテラル・バイポーラトランジス
タの電流増幅率を個別に可変できることになる。
の半導体層中に，個々にラテラル・バイポーラトランジ
スタを形成し，各ラテラル・バイポーラトランジスタの
ベース領域下の絶縁膜の下面に，独立にバイアスされ
る，導電層から成るバックゲート電極を設け，このバッ
クゲート電極に個別にバックゲート・バイアスを印加す
ることにより，個々のラテラル・バイポーラトランジス
タの電流増幅率を個別に可変できることになる。
【００１７】その結果，種々の電流増幅率を持ったラテ
ラル・バイポーラトランジスタを１チップ上に集積化す
ることが可能になる。
ラル・バイポーラトランジスタを１チップ上に集積化す
ることが可能になる。
【００１８】
【実施例】図１は，本発明の一実施例を示す図である。
図中，１１はＡｌＮ基板，１２はＡｌから成るバックゲ
ート電極，１３はＳｉＯ2 膜，１４はＳＯＩ層，１５は
ｎ型エミッタ領域，１６はｐ型ベース領域，１７はｎ型
コレクタ領域，１８は空乏層である。
図中，１１はＡｌＮ基板，１２はＡｌから成るバックゲ
ート電極，１３はＳｉＯ2 膜，１４はＳＯＩ層，１５は
ｎ型エミッタ領域，１６はｐ型ベース領域，１７はｎ型
コレクタ領域，１８は空乏層である。
【００１９】以下，図１に示すトランジスタの製造方法
を工程順に説明する。 厚さ３００〜６００μｍのＡｌＮ基板１１の表面
に，スパッタ法によりＡｌを堆積する。バックゲート電
極１２と成る部分のＡｌの厚さは２０００〜３０００Å
になるようにする。
を工程順に説明する。 厚さ３００〜６００μｍのＡｌＮ基板１１の表面
に，スパッタ法によりＡｌを堆積する。バックゲート電
極１２と成る部分のＡｌの厚さは２０００〜３０００Å
になるようにする。
【００２０】 全面に，ＣＶＤ法によりＳｉＯ2 膜１
３を約３μｍの厚さに堆積する。 全面に，ＣＶＤ法によりポリシリコンを約１μｍの
厚さに堆積した後，レーザビーム再結晶化法などにより
単結晶化してＳＯＩ層１４を形成する。ＳＯＩ層１４の
厚さは，約０．５μｍである。
３を約３μｍの厚さに堆積する。 全面に，ＣＶＤ法によりポリシリコンを約１μｍの
厚さに堆積した後，レーザビーム再結晶化法などにより
単結晶化してＳＯＩ層１４を形成する。ＳＯＩ層１４の
厚さは，約０．５μｍである。
【００２１】 ＳＯＩ層１４に不純物を選択的にドー
プして，ｎ型エミッタ領域１５，ｐ型ベース領域１６，
およびｎ型コレクタ領域１７を形成する。以上の各工程
を経て，本発明に係るトランジスタが完成する。
プして，ｎ型エミッタ領域１５，ｐ型ベース領域１６，
およびｎ型コレクタ領域１７を形成する。以上の各工程
を経て，本発明に係るトランジスタが完成する。
【００２２】完成したトランジスタに，図１に示すよう
に，コレクタ・バイアスＶC ，ベース・バイアスＶB ，
およびバックゲート・バイアスＶBGを印加する。バック
ゲート電極１２に印加するバックゲート・バイアスＶBG
を０Ｖから徐々に高くしていくと，ｐ型ベース領域１６
とＳｉＯ2 膜１３との界面に生じた空乏層１８の厚みが
増大していき，それに伴って電流増幅率が増大する。電
流増幅率が変化する範囲は，数１０のオーダーから数１
００のオーダーである。
に，コレクタ・バイアスＶC ，ベース・バイアスＶB ，
およびバックゲート・バイアスＶBGを印加する。バック
ゲート電極１２に印加するバックゲート・バイアスＶBG
を０Ｖから徐々に高くしていくと，ｐ型ベース領域１６
とＳｉＯ2 膜１３との界面に生じた空乏層１８の厚みが
増大していき，それに伴って電流増幅率が増大する。電
流増幅率が変化する範囲は，数１０のオーダーから数１
００のオーダーである。
【００２３】また，基板にＡｌＮ基板１１を用いている
ので放熱性に優れ，数１００Ｖのオーダーの耐電圧が得
られる。本実施例では，ＮＰＮトランジスタについて述
べたが，同様の方法によりＰＮＰトランジスタを製造す
ることができる。ＰＮＰトランジスタでは，バックゲー
ト電極に，負のバックゲートバイアスを印加する。
ので放熱性に優れ，数１００Ｖのオーダーの耐電圧が得
られる。本実施例では，ＮＰＮトランジスタについて述
べたが，同様の方法によりＰＮＰトランジスタを製造す
ることができる。ＰＮＰトランジスタでは，バックゲー
ト電極に，負のバックゲートバイアスを印加する。
【００２４】図２は，本発明の他の実施例を示す図であ
る。図中，２１はＡｌＮ基板，２２はアルミニウムから
成るバックゲート電極，２３はＳｉＯ2 膜，２４はＳＯ
Ｉ層，２５はｎ型エミッタ領域，２６はｐ型ベース領
域，２７はｎ型コレクタ領域である。
る。図中，２１はＡｌＮ基板，２２はアルミニウムから
成るバックゲート電極，２３はＳｉＯ2 膜，２４はＳＯ
Ｉ層，２５はｎ型エミッタ領域，２６はｐ型ベース領
域，２７はｎ型コレクタ領域である。
【００２５】本実施例のＳＯＩ構造ラテラル・バイポー
ラトランジスタは，ＡｌＮ基板２１上に形成されたＳｉ
Ｏ2 膜２３中に形成された島状のＳＯＩ層２４中に，ｎ
型エミッタ領域２５，ｐ型ベース領域２６，およびｎ型
コレクタ領域２７が形成されている。
ラトランジスタは，ＡｌＮ基板２１上に形成されたＳｉ
Ｏ2 膜２３中に形成された島状のＳＯＩ層２４中に，ｎ
型エミッタ領域２５，ｐ型ベース領域２６，およびｎ型
コレクタ領域２７が形成されている。
【００２６】アルミニウムから成るバックゲート電極２
２は，ベース領域２６下のＳｉＯ2膜２３の下面に形成
されており，ＳｉＯ2 膜２３の表面に引き出されてい
る。この結果，バックゲート電極２２に個別にバックゲ
ート・バイアスＶBGを印加することが可能になる。
２は，ベース領域２６下のＳｉＯ2膜２３の下面に形成
されており，ＳｉＯ2 膜２３の表面に引き出されてい
る。この結果，バックゲート電極２２に個別にバックゲ
ート・バイアスＶBGを印加することが可能になる。
【００２７】したがって，この構造のＳＯＩ構造ラテラ
ル・バイポーラトランジスタは，個々のラテラル・バイ
ポーラトランジスタの電流増幅率を個別に制御すること
ができるので，集積化して半導体集積回路装置とするこ
とができる。
ル・バイポーラトランジスタは，個々のラテラル・バイ
ポーラトランジスタの電流増幅率を個別に制御すること
ができるので，集積化して半導体集積回路装置とするこ
とができる。
【００２８】
【発明の効果】本発明によれば，電流増幅率を可変でき
るバイポーラトランジスタを実現することが可能になる
と共に，電流増幅率の異なるバイポーラトランジスタを
多数個集積化した半導体集積回路装置を得ることができ
る。
るバイポーラトランジスタを実現することが可能になる
と共に，電流増幅率の異なるバイポーラトランジスタを
多数個集積化した半導体集積回路装置を得ることができ
る。
【図１】本発明の一実施例を示す図である。
【図２】本発明の他の実施例を示す図である。
【図３】従来例を示す図である。
１１ ＡｌＮ基板 １２ Ａｌから成るバックゲート電極 １３ ＳｉＯ2 膜 １４ ＳＯＩ層 １５ ｎ型エミッタ領域 １６ ｐ型ベース領域 １７ ｎ型コレクタ領域 １８ 空乏層 ＶC コレクタバイアス ＶB ベースバイアス ＶBG バックゲートバイアス
Claims (2)
- 【請求項１】 絶縁膜上に成長した半導体層中にエミッ
タ領域，ベース領域，およびコレクタ領域を形成したラ
テラル・バイポーラトランジスタであって，ベース領域
下の絶縁膜の下面に設けられた導電層から成るバックゲ
ート電極と，該バックゲート電極の下面に設けられた熱
伝導性の良好な絶縁基板とを含むことを特徴とする半導
体装置。 - 【請求項２】 絶縁膜上に成長した複数個の島状の半導
体層中に，個々にエミッタ領域，ベース領域，およびコ
レクタ領域を形成したラテラル・バイポーラトランジス
タを含む半導体集積回路装置であって，各ラテラル・バ
イポーラトランジスタのベース領域下の絶縁膜の下面
に，独立にバイアスされる，導電層から成るバックゲー
ト電極が設けられていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4329192A JPH05243255A (ja) | 1992-02-28 | 1992-02-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4329192A JPH05243255A (ja) | 1992-02-28 | 1992-02-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05243255A true JPH05243255A (ja) | 1993-09-21 |
Family
ID=12659697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4329192A Withdrawn JPH05243255A (ja) | 1992-02-28 | 1992-02-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05243255A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7375410B2 (en) * | 2004-02-25 | 2008-05-20 | International Business Machines Corporation | Ultra-thin SOI vertical bipolar transistors with an inversion collector on thin-buried oxide (BOX) for low substrate-bias operation and methods thereof |
| JP4827144B2 (ja) * | 2005-06-14 | 2011-11-30 | ミツミ電機株式会社 | バイオセンサ装置 |
-
1992
- 1992-02-28 JP JP4329192A patent/JPH05243255A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7375410B2 (en) * | 2004-02-25 | 2008-05-20 | International Business Machines Corporation | Ultra-thin SOI vertical bipolar transistors with an inversion collector on thin-buried oxide (BOX) for low substrate-bias operation and methods thereof |
| CN100392865C (zh) * | 2004-02-25 | 2008-06-04 | 国际商业机器公司 | 超薄soi纵向双极型晶体管及其制造方法 |
| US7763518B2 (en) | 2004-02-25 | 2010-07-27 | International Business Machines Corporation | Ultra-thin SOI vertical bipolar transistors with an inversion collector on thin-buried oxide (BOX) for low substrate-bias operation and methods thereof |
| JP4827144B2 (ja) * | 2005-06-14 | 2011-11-30 | ミツミ電機株式会社 | バイオセンサ装置 |
| US8072008B2 (en) | 2005-06-14 | 2011-12-06 | Mitsumi Electric Co., Ltd. | Biosensor having ultra fine fiber |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |