JPH02327A - 半導体装置 - Google Patents
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- JPH02327A JPH02327A JP63240283A JP24028388A JPH02327A JP H02327 A JPH02327 A JP H02327A JP 63240283 A JP63240283 A JP 63240283A JP 24028388 A JP24028388 A JP 24028388A JP H02327 A JPH02327 A JP H02327A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/7317—Bipolar thin film transistors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置、特に索子形成層に少なくともバイ
ポーラトランジスタが形成されている半導体装置に関す
る。
ポーラトランジスタが形成されている半導体装置に関す
る。
第１３図は、絶縁層上に形成された考えられるバイポー
ラ１〜ランジスタの一例を示す。同図中、１００は二酸
化珪素（Ｓ！０２）層、１０１はシリコン（Ｓｌ）素子
形成層、１０２はｎ＋＋埋込コレクタ領域、１０３はｎ
−型領域、１０４はｐ型ベース領域、 １０５はｎ＋＋
エミッタ領域、 １０６はｎ＋＋コレクタウオール領域
である。この様なｎｐｎ型バイポーラトランジスタでは
、コレクタ電極の一部が高不純物層であるｎ＋＋埋込コ
レクタ領域１０２からできている。このため、コレクタ
電極の表面積が大きく、コレクタの奇生容量が無視でき
ない値となり、素子のスイッチング速度には自ずと限界
がある。又、ベース・］コレクタの耐圧を高くするため
にｎ＋＋埋込コレクタ領域１０２上にｎ型領域１０３を
設けているため、エピタキシャル成長の工程が不可欠で
あり、そのために製造工程が複雑で製造価格が高い。
ラ１〜ランジスタの一例を示す。同図中、１００は二酸
化珪素（Ｓ！０２）層、１０１はシリコン（Ｓｌ）素子
形成層、１０２はｎ＋＋埋込コレクタ領域、１０３はｎ
−型領域、１０４はｐ型ベース領域、 １０５はｎ＋＋
エミッタ領域、 １０６はｎ＋＋コレクタウオール領域
である。この様なｎｐｎ型バイポーラトランジスタでは
、コレクタ電極の一部が高不純物層であるｎ＋＋埋込コ
レクタ領域１０２からできている。このため、コレクタ
電極の表面積が大きく、コレクタの奇生容量が無視でき
ない値となり、素子のスイッチング速度には自ずと限界
がある。又、ベース・］コレクタの耐圧を高くするため
にｎ＋＋埋込コレクタ領域１０２上にｎ型領域１０３を
設けているため、エピタキシャル成長の工程が不可欠で
あり、そのために製造工程が複雑で製造価格が高い。
Ｆ記の如きバイポーラトランジスタと共にＭＯＳ（Ｍｅ
ｔａｌ Ｑｘｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ
）素子を同一３ｉ素子形成層１０１に形成する場合があ
る。この場合、ＭＯ８索子の動作速度を高速とするには
、Ｓ１素子形成層１０１を例えば１μｍ程度に設定寸れ
ば良いが、実際には３ｉ索子形成層１０１はバイポーラ
トランジスタの構造上の理由がら例えば５μｍ程度の厚
さを有する。つまり、Ｓｉ素子形成層１０１を薄くする
と、バイポーラトランジスタを作り込めなくなってしま
う。
ｔａｌ Ｑｘｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ
）素子を同一３ｉ素子形成層１０１に形成する場合があ
る。この場合、ＭＯ８索子の動作速度を高速とするには
、Ｓ１素子形成層１０１を例えば１μｍ程度に設定寸れ
ば良いが、実際には３ｉ索子形成層１０１はバイポーラ
トランジスタの構造上の理由がら例えば５μｍ程度の厚
さを有する。つまり、Ｓｉ素子形成層１０１を薄くする
と、バイポーラトランジスタを作り込めなくなってしま
う。
そこで、薄い素子形成層に作り込める構造のラテラルバ
イポーラトランジスタが考えられる。第１４は考えられ
るラテラルバイポーラ１−ランジスタを示し、同図中、
１１０は５ｔＯｚ層、１１１はＳ１素子形成層、１１２
はｎ＋＋エミッタ領域。
イポーラトランジスタが考えられる。第１４は考えられ
るラテラルバイポーラ１−ランジスタを示し、同図中、
１１０は５ｔＯｚ層、１１１はＳ１素子形成層、１１２
はｎ＋＋エミッタ領域。
１１３はｐ型ベース領域、１１４はｎ＋＋コレクタ領域
、１１５はｐ＋型型板ミッタ電極ある。この様なｎＤｎ
型ラテラルバイポーラトランジスタは、ａいＳｉ素子形
成層１１１に作り込める反面、増幅度が低く、ベース・
コレクタ間の耐圧が低いという問題がある。
、１１５はｐ＋型型板ミッタ電極ある。この様なｎＤｎ
型ラテラルバイポーラトランジスタは、ａいＳｉ素子形
成層１１１に作り込める反面、増幅度が低く、ベース・
コレクタ間の耐圧が低いという問題がある。
他方、第１３図において素子分離用のトレンチアイソレ
ーション１２０を形成すると、ｎ＋型埋込］レクタ領域
１０２の不純物濃度が高いために、トレンチアイソレー
ション１２０の近傍に格子欠陥１２１が多く発生するこ
とが確認されている。この様な格子欠陥１２１は、半導
体装置の信頼性の而からも防止することが望ましい。又
、この様な格子欠陥のＲ影響をさけるため、コレクタ領
域とトレンチアイソレーション１２０との間に図中水平
方向に一定の距離をおく必要があり、集積度の向上にも
限界がある。
ーション１２０を形成すると、ｎ＋型埋込］レクタ領域
１０２の不純物濃度が高いために、トレンチアイソレー
ション１２０の近傍に格子欠陥１２１が多く発生するこ
とが確認されている。この様な格子欠陥１２１は、半導
体装置の信頼性の而からも防止することが望ましい。又
、この様な格子欠陥のＲ影響をさけるため、コレクタ領
域とトレンチアイソレーション１２０との間に図中水平
方向に一定の距離をおく必要があり、集積度の向上にも
限界がある。
（発明が解決しようとする課題）
従って、素子形成層に少なくともバイポーラトランジス
タが形成されている考えられる半導体装置では、コレク
タ電極の表面積が大きく、コレクタの奇生容量が無視で
きない値となるため、素子のスイッチング速度に限界が
あり、又、バイポーラトランジスタの構造上の理由から
素子形成層を薄くすることができないという問題が生じ
ていた。
タが形成されている考えられる半導体装置では、コレク
タ電極の表面積が大きく、コレクタの奇生容量が無視で
きない値となるため、素子のスイッチング速度に限界が
あり、又、バイポーラトランジスタの構造上の理由から
素子形成層を薄くすることができないという問題が生じ
ていた。
本発明は、コレクタ電極の表面積を低減することにより
奇生容量を減少せしめると共に糸子形成層の厚さを実質
的に減少ゼしめることにより素子のスイッチング速度を
向上可能とすることのできる半導体装置を提供すること
を目的とする。
奇生容量を減少せしめると共に糸子形成層の厚さを実質
的に減少ゼしめることにより素子のスイッチング速度を
向上可能とすることのできる半導体装置を提供すること
を目的とする。
第１図は、本発明の原理説明図である。同図中、１は導
体又は半導体からなる支持層、２は支持層１１、に形成
された絶縁層、３は少なくともバイポーラトランジスタ
が形成され半導体からなる素子形成層である。
体又は半導体からなる支持層、２は支持層１１、に形成
された絶縁層、３は少なくともバイポーラトランジスタ
が形成され半導体からなる素子形成層である。
絶縁層２と素子形成層３との界面近傍に電荷を誘起する
誘起電荷層４が形成されるように支持層１と素子形成層
３との間に電位差■ｒを加え、誘起゛電荷層４をバイポ
ーラトランジスタのコレクタ電極の一部として用いる。
誘起電荷層４が形成されるように支持層１と素子形成層
３との間に電位差■ｒを加え、誘起゛電荷層４をバイポ
ーラトランジスタのコレクタ電極の一部として用いる。
従って、コレクタ電極の表面積を低減することにより奇
生容量を減少せしめると共に素子形成層の厚さを実質的
に減少せしめることができるので、素子のスイッチング
速度を向上させることが可能となる。
生容量を減少せしめると共に素子形成層の厚さを実質的
に減少せしめることができるので、素子のスイッチング
速度を向上させることが可能となる。
第２図は、本発明の第１実施例を示す。同図中、１１は
ｎ型Ｓ１素子形成層、１２は５ｉＯｚ絶縁層、１３はｐ
型Ｓｉ支持層、１４は素子分離用Ｕ溝、１５はＵ溝１４
内に埋込まれた５ｉＯｚ絶縁層、１６は５ｉＯｚ絶縁層
１２まで達するコレクタ電極引き出し用ｎ＋型型数散層
１７はｐ型ベース電極、１８はｎ型エミッタ電極、１９
は電源、２０は誘起電荷層である。電源１９は、ｎ型Ｓ
素子形成層１１とｎ型Ｓｉ支持層１３との間に電位差Ｖ
ｒを加えてｎ型３ｉ素子形成層１１と５ｆＯｚ絶Ｒ層１
３との界面近傍に誘起電荷層２０を形成する。このｎ型
３ｉ素子形成層１１側に形成される誘起電荷層２０は、
ｎ＋型型数散層１６連続している。誘起電荷層２０は小
さい抵抗値を有するのでコレクタ電極として用いる事が
でき、又、この誘起電荷層２０の厚さは１０００Å以下
であることから前記した考えられる半導体装置におＧノ
る拡散層に比べて十分に薄い。従って、この誘起電荷層
２０の表面積は小さく、コレクタ電極の奇生容量も小さ
くなる。
ｎ型Ｓ１素子形成層、１２は５ｉＯｚ絶縁層、１３はｐ
型Ｓｉ支持層、１４は素子分離用Ｕ溝、１５はＵ溝１４
内に埋込まれた５ｉＯｚ絶縁層、１６は５ｉＯｚ絶縁層
１２まで達するコレクタ電極引き出し用ｎ＋型型数散層
１７はｐ型ベース電極、１８はｎ型エミッタ電極、１９
は電源、２０は誘起電荷層である。電源１９は、ｎ型Ｓ
素子形成層１１とｎ型Ｓｉ支持層１３との間に電位差Ｖ
ｒを加えてｎ型３ｉ素子形成層１１と５ｆＯｚ絶Ｒ層１
３との界面近傍に誘起電荷層２０を形成する。このｎ型
３ｉ素子形成層１１側に形成される誘起電荷層２０は、
ｎ＋型型数散層１６連続している。誘起電荷層２０は小
さい抵抗値を有するのでコレクタ電極として用いる事が
でき、又、この誘起電荷層２０の厚さは１０００Å以下
であることから前記した考えられる半導体装置におＧノ
る拡散層に比べて十分に薄い。従って、この誘起電荷層
２０の表面積は小さく、コレクタ電極の奇生容量も小さ
くなる。
本実施例では、ｎ型Ｓ ＋ ’Ａ子形成層１１とｐ型３
ｉ支持層１３との間に電位差■ｒを加えて蓄積層となる
誘起電荷層２０を形成し、この誘起電荷層２０をｎｐｎ
型バイポーラトランジスタのコレクタ電極の一部として
用いる。これにより、コレクタ電極の表面積が低減され
、寄生容かが減少されると共に、誘起電荷層２０を形成
することによりｎ型３ｉ素子形成層１１の厚さが実質的
に減少されるので、素子のスイッチング速度が向上され
る。又、この様なｎｐｎ型バイポーラトランジスタの特
性向上に加えて、考えられる装置で説明した如きｎ１型
埋込コレクタ領域をエピタキシャル成長工程により形成
する必要がないために製造工程の簡略化が可能である。
ｉ支持層１３との間に電位差■ｒを加えて蓄積層となる
誘起電荷層２０を形成し、この誘起電荷層２０をｎｐｎ
型バイポーラトランジスタのコレクタ電極の一部として
用いる。これにより、コレクタ電極の表面積が低減され
、寄生容かが減少されると共に、誘起電荷層２０を形成
することによりｎ型３ｉ素子形成層１１の厚さが実質的
に減少されるので、素子のスイッチング速度が向上され
る。又、この様なｎｐｎ型バイポーラトランジスタの特
性向上に加えて、考えられる装置で説明した如きｎ１型
埋込コレクタ領域をエピタキシャル成長工程により形成
する必要がないために製造工程の簡略化が可能である。
次に、第１実施例の製造工程について第３図と共に説明
する。第３図（ａ）に示す如く、抵抗率２ΩｃｊＩで１
．５μｌｌのｎ型３ｉ素子形成層１１と、Ｏ１１μＩの
５ｉＯｚ絶縁層１２と、抵抗率０．１Ωαで５００μｌ
厚のｎ型Ｓｉ支持層１３とが用いられる。次に、第３図
（ｂ）に示す如く、Ｕ ｔｇ１４を異方性エツチングに
より作成し５ｉＯｚ絶縁層１５を埋め込む。更に、第３
図（Ｃ）に示す如くコレクタ電極にコンタクトするｎ＋
型型数散層１６リンイオン打ち込みと熱拡散により形成
した後、ｐ型ベース電極１７をボロンイオン打ら込みと
熱拡散により形成し、ｎ型エミッタ電極１８をリンイオ
ン打ち込みと熱拡散により形成する。
する。第３図（ａ）に示す如く、抵抗率２ΩｃｊＩで１
．５μｌｌのｎ型３ｉ素子形成層１１と、Ｏ１１μＩの
５ｉＯｚ絶縁層１２と、抵抗率０．１Ωαで５００μｌ
厚のｎ型Ｓｉ支持層１３とが用いられる。次に、第３図
（ｂ）に示す如く、Ｕ ｔｇ１４を異方性エツチングに
より作成し５ｉＯｚ絶縁層１５を埋め込む。更に、第３
図（Ｃ）に示す如くコレクタ電極にコンタクトするｎ＋
型型数散層１６リンイオン打ち込みと熱拡散により形成
した後、ｐ型ベース電極１７をボロンイオン打ら込みと
熱拡散により形成し、ｎ型エミッタ電極１８をリンイオ
ン打ち込みと熱拡散により形成する。
最少に、層間物質２１を付着させた後コンタクト窓２２
を形成しアルミ配線２３を形成して第３図（ｄ）に示す
半導体装置が完成する。
を形成しアルミ配線２３を形成して第３図（ｄ）に示す
半導体装置が完成する。
このｎｐｎ型バイポーラトランジスタを動作させる場合
は、ｎ型Ｓｉ支持層１３に正の電圧をかけ、ｎ型Ｓｉ素
子形成ＦＪ１１に誘起電荷層２０として蓄ｖ４ｆｆを形
成してコレクタ電極の一部として用いることにより寄生
容積の小さいコレクタ電極が得られる。又、この製造工
程ではエピタキシャル成長を行なっておらず、￥ＪＲ工
程が簡略化されている。
は、ｎ型Ｓｉ支持層１３に正の電圧をかけ、ｎ型Ｓｉ素
子形成ＦＪ１１に誘起電荷層２０として蓄ｖ４ｆｆを形
成してコレクタ電極の一部として用いることにより寄生
容積の小さいコレクタ電極が得られる。又、この製造工
程ではエピタキシャル成長を行なっておらず、￥ＪＲ工
程が簡略化されている。
第４図は、第１実施例の変形例を示す。同図中、第２図
と実質的に同じ部分には同一符号を付し、その説明は省
略する。本変形例では、ｎ型Ｓｉ素子形成層１１のＳｉ
Ｏ２絶縁層１２との界面近傍に砒素（Ａｓ）を拡散して
拡散層２５が形成されている。
と実質的に同じ部分には同一符号を付し、その説明は省
略する。本変形例では、ｎ型Ｓｉ素子形成層１１のＳｉ
Ｏ２絶縁層１２との界面近傍に砒素（Ａｓ）を拡散して
拡散層２５が形成されている。
次に、第１実施例の変形例の製造工程について第５図と
共に説明する。第５図（ａ）に示す如く、抵抗率２Ω１
で１．５μｌ厚のｎ型３ｉ素子形成層１１と、０．１μ
ｌｌのＳ！Ｏｚ絶縁層１２と、抵抗率０．１Ωαで５０
０μｌ厚のｎ型Ｓｉ支持層１３とが用いられる。ここで
、ｎ／Ｓ！！３ ｉ索子形成層１１の５ｔＯ２絶縁層１
２との界面近傍にはＡｓを拡散することにより拡散層２
５が形成される。その侵の第５図（ｂ）〜（ｄ）に示す
工程は第３図（ｂ）〜（ｄ）に対応しているため、その
説明は省略する。
共に説明する。第５図（ａ）に示す如く、抵抗率２Ω１
で１．５μｌ厚のｎ型３ｉ素子形成層１１と、０．１μ
ｌｌのＳ！Ｏｚ絶縁層１２と、抵抗率０．１Ωαで５０
０μｌ厚のｎ型Ｓｉ支持層１３とが用いられる。ここで
、ｎ／Ｓ！！３ ｉ索子形成層１１の５ｔＯ２絶縁層１
２との界面近傍にはＡｓを拡散することにより拡散層２
５が形成される。その侵の第５図（ｂ）〜（ｄ）に示す
工程は第３図（ｂ）〜（ｄ）に対応しているため、その
説明は省略する。
第６図は、本発明の第２実施例を示す。同図中、第２図
と実質的に同じ部分には同一符号を付し、その説明は省
略する。本実施例では、ｐ型３ｉ素子形成層１１Ｐが用
いられ、ｐ型ベース領ＩｊＸ１７が５ｉ０２絶縁層１２
まで達している。又、ｐ型３ｉ素子形成Ｎ１１Ｐとｐ型
Ｓｉ支持層１３との間に電位差Ｖｒを加えて反転層とな
る誘起電荷層２０を形成し、この誘起電荷層２０をｎｐ
ｎ型バイポーラトランジスタのコレクタ電極の一部とし
て用いる。本実施例によっても第１実施例と同様な効果
が得られる。
と実質的に同じ部分には同一符号を付し、その説明は省
略する。本実施例では、ｐ型３ｉ素子形成層１１Ｐが用
いられ、ｐ型ベース領ＩｊＸ１７が５ｉ０２絶縁層１２
まで達している。又、ｐ型３ｉ素子形成Ｎ１１Ｐとｐ型
Ｓｉ支持層１３との間に電位差Ｖｒを加えて反転層とな
る誘起電荷層２０を形成し、この誘起電荷層２０をｎｐ
ｎ型バイポーラトランジスタのコレクタ電極の一部とし
て用いる。本実施例によっても第１実施例と同様な効果
が得られる。
次に、第２実施例の製造工程について第７図と共に説明
する。第７図（ａ）に示す如く、抵抗率２Ωｃ謂で１．
５μｍ厚のｐ型Ｓｉ素子形成層１１Ｐと、０，１μ−の
５ｔｙ２絶縁層１２と、抵抗率０．１Ωｃｍで５００μ
ｍ厚のｐ型３ｉ支持層１３とが用いられる。次に第７図
（ｂ）に示す如く、Ｕ溝１４を異方性エツチングにより
作成し５ｉＯｚ絶経層１５を埋め込む。更に、第７図（
Ｃ）に示す如く、コレクタ電極にコンタクトするｎ“拡
散層１６をリンイオン打ち込みと熱拡散により形成した
後、ｎ型エミッタ電極１８をリンイオン打ち込みと熱拡
散により形成する。最後に、層間物質２１を付着させた
後コンタクト窓２２を形成しアルミ配線２３を形成して
第７図（ｄ）に示す半導体装置が完成する。
する。第７図（ａ）に示す如く、抵抗率２Ωｃ謂で１．
５μｍ厚のｐ型Ｓｉ素子形成層１１Ｐと、０，１μ−の
５ｔｙ２絶縁層１２と、抵抗率０．１Ωｃｍで５００μ
ｍ厚のｐ型３ｉ支持層１３とが用いられる。次に第７図
（ｂ）に示す如く、Ｕ溝１４を異方性エツチングにより
作成し５ｉＯｚ絶経層１５を埋め込む。更に、第７図（
Ｃ）に示す如く、コレクタ電極にコンタクトするｎ“拡
散層１６をリンイオン打ち込みと熱拡散により形成した
後、ｎ型エミッタ電極１８をリンイオン打ち込みと熱拡
散により形成する。最後に、層間物質２１を付着させた
後コンタクト窓２２を形成しアルミ配線２３を形成して
第７図（ｄ）に示す半導体装置が完成する。
このｎｐｎ型バイポーラトランジスタを動作させる場合
には、ｐ型３ｉ支持層１３に正の電圧をかけ、ｎ型素子
形成層１１Ｐに誘起電荷層２０として反転層を形成して
コレクタ電極の一部として用いることにより寄生８聞の
小さいコレクタ電極が得られる。
には、ｐ型３ｉ支持層１３に正の電圧をかけ、ｎ型素子
形成層１１Ｐに誘起電荷層２０として反転層を形成して
コレクタ電極の一部として用いることにより寄生８聞の
小さいコレクタ電極が得られる。
上記実施例によれば、素子形成層の絶縁層と界面近傍に
電荷を誘起する誘起電荷層を形成することにより実質的
に素子形成層を薄くすることができる。このため、バイ
ポーラトランジスタと共にＭＯ８素了合同一素子形成層
に形成した場合、バイポーラトランジスタの増幅度及び
ベース・コレクタ間の耐圧を低下させることなくＭＯ８
素子の高速動作を保証できる。
電荷を誘起する誘起電荷層を形成することにより実質的
に素子形成層を薄くすることができる。このため、バイ
ポーラトランジスタと共にＭＯ８素了合同一素子形成層
に形成した場合、バイポーラトランジスタの増幅度及び
ベース・コレクタ間の耐圧を低下させることなくＭＯ８
素子の高速動作を保証できる。
第８図は、第１実施例におけるエミッタ電流ＩＥ及びベ
ース電流Ｉｓ対ベース電圧Ｖａ特性を示す。この測定結
果は、エミッタサイズが５μｍ×５μ−の場合にバイア
ス電圧ｖｒを０■及び５０Ｖに設定して得られた。■ε
（０）及びＩＦ（５０）は夫々バイアス電圧ｖｒがＯ
Ｖ及び５０Ｖの場合のエミッタ電流ＩＥを示す。又、１
Ｂ（０）及びＩｓ （５０）は夫々バイアス電圧ｖｒ
がＯｖ及び５０Ｖの場合のベース電流Ｉｓを示す。
ース電流Ｉｓ対ベース電圧Ｖａ特性を示す。この測定結
果は、エミッタサイズが５μｍ×５μ−の場合にバイア
ス電圧ｖｒを０■及び５０Ｖに設定して得られた。■ε
（０）及びＩＦ（５０）は夫々バイアス電圧ｖｒがＯ
Ｖ及び５０Ｖの場合のエミッタ電流ＩＥを示す。又、１
Ｂ（０）及びＩｓ （５０）は夫々バイアス電圧ｖｒ
がＯｖ及び５０Ｖの場合のベース電流Ｉｓを示す。
第９図は、第２実施例におけるエミッタ電流Ｉε及びベ
ース電流Ｉｓ対ベース電圧Ｖｅ特性を示す。この測定結
果は、エミッタサイズが５μ履×１０μｍの場合に得ら
れたものであり、ＩＥ（ＯＶ）、ＩＥ （５０Ｖ）、Ｉ
Ｅ （１００Ｖ）Ｇ；を夫々支持層電圧がＯＶ、５０Ｖ
、１００Ｖの場合のエミッタ電流ＩＥを示し、１Ｂ
（ＯＶ）、ＩＢ（５０Ｖ）、Ｉａ （１００Ｖ）ＬＬ
夫々支持ＦｆｊＴ１圧がＯＶ、５０Ｖ、１００Ｖ（７）
場合ノヘース電流Ｅａを示す。
ース電流Ｉｓ対ベース電圧Ｖｅ特性を示す。この測定結
果は、エミッタサイズが５μ履×１０μｍの場合に得ら
れたものであり、ＩＥ（ＯＶ）、ＩＥ （５０Ｖ）、Ｉ
Ｅ （１００Ｖ）Ｇ；を夫々支持層電圧がＯＶ、５０Ｖ
、１００Ｖの場合のエミッタ電流ＩＥを示し、１Ｂ
（ＯＶ）、ＩＢ（５０Ｖ）、Ｉａ （１００Ｖ）ＬＬ
夫々支持ＦｆｊＴ１圧がＯＶ、５０Ｖ、１００Ｖ（７）
場合ノヘース電流Ｅａを示す。
第１０図は、第２実施例における］レクタ電流Ｔｃ対コ
レクタ・エミッタ間電圧ＶＣＥ特性を示す。同図（ａ）
は第９図と同じエミッタサイズでバイアス電圧ｖｒが５
０Ｖに設定された場合の特性を示し、同図（ｂ）はバイ
アス電圧■ｒがＯＶに設定された場合の特性を示す。
レクタ・エミッタ間電圧ＶＣＥ特性を示す。同図（ａ）
は第９図と同じエミッタサイズでバイアス電圧ｖｒが５
０Ｖに設定された場合の特性を示し、同図（ｂ）はバイ
アス電圧■ｒがＯＶに設定された場合の特性を示す。
第８図〜第１０図から明らかな如く、支持層と素子形成
層との間に電位差Ｖｒを加えて誘起電荷層をバイポーラ
トランジスタのコレクタ電極の一部として用いても、バ
イポーラトランジスタとしての特性が保証されることが
確認された。
層との間に電位差Ｖｒを加えて誘起電荷層をバイポーラ
トランジスタのコレクタ電極の一部として用いても、バ
イポーラトランジスタとしての特性が保証されることが
確認された。
第１１図は、本発明の第３実施例を示す。同図中、第２
図と実質的に同じ部分には同一符号を付し、その説明は
省略する。本実施例では、ｎ９型拡散Ｆ１１６が５ｆＯ
２絶縁膜１５と接触していない。
図と実質的に同じ部分には同一符号を付し、その説明は
省略する。本実施例では、ｎ９型拡散Ｆ１１６が５ｆＯ
２絶縁膜１５と接触していない。
第１２図は、本発明の第４実施例を示す。同図中、第６
図と実質的に同じ部分には同一符号を付し、その説明は
省略する。本実施例においても、ｎ＋型型数散層１６５
ｔＯｚ絶縁１１１５と接触していない。
図と実質的に同じ部分には同一符号を付し、その説明は
省略する。本実施例においても、ｎ＋型型数散層１６５
ｔＯｚ絶縁１１１５と接触していない。
第３及び第４実施例では、不純物濃度が高いｎ＋型型数
散層１６Ｓ！Ｏｚ絶縁膜１５と接触していないので、５
ｉＯｚ絶縁膜１５の近傍に格子欠陥が発生することがな
い。又、誘起電荷層２０と８！０２絶縁膜１５とが接触
する部分では格子欠陥は発生しないので、集積度に悪影
響を与えることもない。
散層１６Ｓ！Ｏｚ絶縁膜１５と接触していないので、５
ｉＯｚ絶縁膜１５の近傍に格子欠陥が発生することがな
い。又、誘起電荷層２０と８！０２絶縁膜１５とが接触
する部分では格子欠陥は発生しないので、集積度に悪影
響を与えることもない。
なお、実施例ではｎｐｎ型バイポーラトランジスタを例
にとって説明したがｐ ｎ ｐ ｚ；バイポーラトラン
ジスタにも本発明が適用できることは言うまでもない。
にとって説明したがｐ ｎ ｐ ｚ；バイポーラトラン
ジスタにも本発明が適用できることは言うまでもない。
以上本発明を実施例により説明したが、本発明は本発明
の主旨に従い種々の変形が可能であり、本発明からこれ
らを排除するものではない。
の主旨に従い種々の変形が可能であり、本発明からこれ
らを排除するものではない。
本発明によれば、絶縁層と素子形成層との界面近傍に電
荷を誘起する誘起電荷層が形成されるように支持層と素
子形成層との間に電位差を加え、誘起電荷層をバイポー
ラトランジスタのコレクタ電極の一部として用いるので
、コレクタ電極の表面積を低減することにより寄生容量
を減少せしめると共に素子形成層の厚さを実質的に減少
せしめることができるので、素子のスイッチング速度を
向上させることができ、コレクタ領域をエピタキシャル
成長■稈により形成する必要がないために￥！Ｊ造工程
の簡略化が可能であり、実用的には極めて有用である。
荷を誘起する誘起電荷層が形成されるように支持層と素
子形成層との間に電位差を加え、誘起電荷層をバイポー
ラトランジスタのコレクタ電極の一部として用いるので
、コレクタ電極の表面積を低減することにより寄生容量
を減少せしめると共に素子形成層の厚さを実質的に減少
せしめることができるので、素子のスイッチング速度を
向上させることができ、コレクタ領域をエピタキシャル
成長■稈により形成する必要がないために￥！Ｊ造工程
の簡略化が可能であり、実用的には極めて有用である。
【図面の簡単な説明】
第１図は本発明の原理説明図、
第２図は本発明の第１、実施例を示す断面図、第３図は
本発明の第１実施例の製造工程図、第４図は本発明の第
１実施例の変形例を示す断面図、 第５図は本発明の第１実施例の変形例の製造工程図、 第６図は本発明の第２実施例を丞す断面図、第７図は本
発明の第２実施例の製造工程図、第８図は第１実施例の
エミッタ電流及びベース電流対ベース電圧特性図、 第９図は第２実施例のエミッタ電流及びベース電流対ベ
ース電圧特性図、 第１０図は第２実施例のコレクタ電流対コレクタ・エミ
ッタ間電流特性図、 第１１図は本発明の第３実施例を示す断面図、第１２図
は本発明の第４実施例を示す断面図、第１３図は絶縁層
上に形成された考えられるバイポーラトランジスタの一
例を示す断面図、第１４図は考えられるラテラルバイポ
ーラｉ・ランジスタを示す断面図である。 第１図〜第１２図において、 １は支持層、 ２は絶縁層、 ３は素子形成層、 ４は誘起電荷層、 １コＰはｐｚ＋ｓ＋素子形成層、 １１はｎ型Ｓｉ素子形成層、 １２は５ｔＯｚ絶縁層、 １３はｐ型Ｓｉ支持層、 １４は素子分離用Ｕ溝、 １５はＳ！０２絶縁躾、 １６はｎ＋型型数散層 １７はｐ型ベース領域、 １８はｎ型エミッタ領域、 １９は電源、 ２０は誘起゛電荷層、 ２１は居間物質、 ２２はコンタクト窓、 ２３はアルミ配線、 ２５は拡散層 を示す。 杢１９川の訴朔口 第 図 碕刈の竿１夷）ｔ−１［ホ、’ｔＷＥ狛図第２図 第４図 第６図 第３図 ＃１５図 第７図 〜−λｔ７ＥＶｓ（Ｖ） 第９図 一’ｙ−ｘｔ７ＥＶｓ （Ｖ ） 第８図 啼噂を咽の偶１３夷冷す−ｔホ↑向図 第１１図 第１２図
本発明の第１実施例の製造工程図、第４図は本発明の第
１実施例の変形例を示す断面図、 第５図は本発明の第１実施例の変形例の製造工程図、 第６図は本発明の第２実施例を丞す断面図、第７図は本
発明の第２実施例の製造工程図、第８図は第１実施例の
エミッタ電流及びベース電流対ベース電圧特性図、 第９図は第２実施例のエミッタ電流及びベース電流対ベ
ース電圧特性図、 第１０図は第２実施例のコレクタ電流対コレクタ・エミ
ッタ間電流特性図、 第１１図は本発明の第３実施例を示す断面図、第１２図
は本発明の第４実施例を示す断面図、第１３図は絶縁層
上に形成された考えられるバイポーラトランジスタの一
例を示す断面図、第１４図は考えられるラテラルバイポ
ーラｉ・ランジスタを示す断面図である。 第１図〜第１２図において、 １は支持層、 ２は絶縁層、 ３は素子形成層、 ４は誘起電荷層、 １コＰはｐｚ＋ｓ＋素子形成層、 １１はｎ型Ｓｉ素子形成層、 １２は５ｔＯｚ絶縁層、 １３はｐ型Ｓｉ支持層、 １４は素子分離用Ｕ溝、 １５はＳ！０２絶縁躾、 １６はｎ＋型型数散層 １７はｐ型ベース領域、 １８はｎ型エミッタ領域、 １９は電源、 ２０は誘起゛電荷層、 ２１は居間物質、 ２２はコンタクト窓、 ２３はアルミ配線、 ２５は拡散層 を示す。 杢１９川の訴朔口 第 図 碕刈の竿１夷）ｔ−１［ホ、’ｔＷＥ狛図第２図 第４図 第６図 第３図 ＃１５図 第７図 〜−λｔ７ＥＶｓ（Ｖ） 第９図 一’ｙ−ｘｔ７ＥＶｓ （Ｖ ） 第８図 啼噂を咽の偶１３夷冷す−ｔホ↑向図 第１１図 第１２図
Claims (1)
- 【特許請求の範囲】 導体又は半導体からなる支持層（１）と、該支持層上に
形成された絶縁層（２）と少なくともバイポーラトラン
ジスタが形成され半導体からなる素子形成層（３）とを
有する半導体装置において、該絶縁層（２）と該素子形
成層（３）との界面近傍に電荷を誘起する誘起電荷層（
４）が形成されるように該支持層（１）と該素子形成層
（３）との間に電位差（Ｖｒ）を加え、 該誘起電荷層を該バイポーラトランジスタのコレクタ電
極の一部として用いることを特徴とする半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25568687 | 1987-10-09 | ||
| JP62-255686 | 1987-10-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02327A true JPH02327A (ja) | 1990-01-05 |
| JPH0517703B2 JPH0517703B2 (ja) | 1993-03-09 |
Family
ID=17282216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63240283A Granted JPH02327A (ja) | 1987-10-09 | 1988-09-26 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5095351A (ja) |
| EP (1) | EP0311419A3 (ja) |
| JP (1) | JPH02327A (ja) |
| KR (1) | KR920003319B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004207733A (ja) * | 2002-12-24 | 2004-07-22 | Internatl Business Mach Corp <Ibm> | サブコレクタとしての多数キャリア蓄積層を有するバイポーラ・トランジスタ |
| US7763518B2 (en) | 2004-02-25 | 2010-07-27 | International Business Machines Corporation | Ultra-thin SOI vertical bipolar transistors with an inversion collector on thin-buried oxide (BOX) for low substrate-bias operation and methods thereof |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0474564A1 (en) * | 1990-09-07 | 1992-03-11 | Fujitsu Limited | Lateral bipolar transistor having electrically induced emitter and collector regions |
| EP0476308B1 (de) * | 1990-09-20 | 1997-03-12 | Siemens Aktiengesellschaft | Bipolartransistor für hohe Leistung im Mikrowellenlängenbereich |
| US5621239A (en) * | 1990-11-05 | 1997-04-15 | Fujitsu Limited | SOI device having a buried layer of reduced resistivity |
| JP2654268B2 (ja) * | 1991-05-13 | 1997-09-17 | 株式会社東芝 | 半導体装置の使用方法 |
| DE4306655C2 (de) * | 1992-03-04 | 1997-04-30 | Toshiba Kawasaki Kk | Verfahren zum Herstellen eines planaren Induktionselements |
| US5270265A (en) * | 1992-09-01 | 1993-12-14 | Harris Corporation | Stress relief technique of removing oxide from surface of trench-patterned semiconductor-on-insulator structure |
| US6043555A (en) * | 1995-04-13 | 2000-03-28 | Telefonaktiebolget Lm Ericsson | Bipolar silicon-on-insulator transistor with increased breakdown voltage |
| SE515867C2 (sv) * | 1995-04-13 | 2001-10-22 | Ericsson Telefon Ab L M | Bipolär SOI-transistor |
| JP2001085463A (ja) * | 1999-09-09 | 2001-03-30 | Rohm Co Ltd | 半導体チップおよびそれを用いた半導体装置 |
| US7291496B2 (en) | 2003-05-22 | 2007-11-06 | University Of Hawaii | Ultrasensitive biochemical sensor |
| US20050205891A1 (en) * | 2004-03-18 | 2005-09-22 | Holm-Kennedy James W | Distributed channel bipolar devices and architectures |
| US8420494B1 (en) * | 2004-03-18 | 2013-04-16 | University Of Hawaii | Distributed channel bipolar devices and architectures |
| US20100047987A1 (en) * | 2005-04-28 | 2010-02-25 | Nxp B.V. | Method of fabricating a bipolar transistor |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4910562A (en) * | 1982-04-26 | 1990-03-20 | International Business Machines Corporation | Field induced base transistor |
| US4885623A (en) * | 1987-10-30 | 1989-12-05 | Holm Kennedy James W | Distributed channel-bipolar device |
-
1988
- 1988-09-26 JP JP63240283A patent/JPH02327A/ja active Granted
- 1988-10-07 KR KR1019880013118A patent/KR920003319B1/ko not_active IP Right Cessation
- 1988-10-07 EP EP88309367A patent/EP0311419A3/en not_active Withdrawn
- 1988-10-11 US US07/255,974 patent/US5095351A/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004207733A (ja) * | 2002-12-24 | 2004-07-22 | Internatl Business Mach Corp <Ibm> | サブコレクタとしての多数キャリア蓄積層を有するバイポーラ・トランジスタ |
| JP4608205B2 (ja) * | 2002-12-24 | 2011-01-12 | インターナショナル・ビジネス・マシーンズ・コーポレーション | サブコレクタとしての多数キャリア蓄積層を有するバイポーラ・トランジスタ |
| US7763518B2 (en) | 2004-02-25 | 2010-07-27 | International Business Machines Corporation | Ultra-thin SOI vertical bipolar transistors with an inversion collector on thin-buried oxide (BOX) for low substrate-bias operation and methods thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| KR890007433A (ko) | 1989-06-19 |
| KR920003319B1 (ko) | 1992-04-27 |
| JPH0517703B2 (ja) | 1993-03-09 |
| EP0311419A2 (en) | 1989-04-12 |
| US5095351A (en) | 1992-03-10 |
| EP0311419A3 (en) | 1990-02-14 |
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