CN1283012C - 双极性晶体管及其制造方法 - Google Patents
双极性晶体管及其制造方法 Download PDFInfo
- Publication number
- CN1283012C CN1283012C CN02804518.1A CN02804518A CN1283012C CN 1283012 C CN1283012 C CN 1283012C CN 02804518 A CN02804518 A CN 02804518A CN 1283012 C CN1283012 C CN 1283012C
- Authority
- CN
- China
- Prior art keywords
- base stage
- emitter
- bipolar transistor
- light dope
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 238000000034 method Methods 0.000 claims abstract description 26
- 125000006850 spacer group Chemical group 0.000 claims description 42
- 150000004767 nitrides Chemical class 0.000 claims description 21
- 238000003631 wet chemical etching Methods 0.000 claims description 17
- 239000011248 coating agent Substances 0.000 claims description 13
- 238000000576 coating method Methods 0.000 claims description 13
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 claims description 11
- 229910052801 chlorine Inorganic materials 0.000 claims description 11
- 239000000460 chlorine Substances 0.000 claims description 11
- 239000004065 semiconductor Substances 0.000 claims description 11
- 229910052710 silicon Inorganic materials 0.000 claims description 10
- 239000010703 silicon Substances 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 7
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 6
- 230000004888 barrier function Effects 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 6
- PIICEJLVQHRZGT-UHFFFAOYSA-N Ethylenediamine Chemical compound NCCN PIICEJLVQHRZGT-UHFFFAOYSA-N 0.000 claims description 3
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 3
- 229910052732 germanium Inorganic materials 0.000 claims description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 3
- 238000002955 isolation Methods 0.000 claims description 2
- 210000003141 lower extremity Anatomy 0.000 claims description 2
- 229910021332 silicide Inorganic materials 0.000 claims description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 2
- KWYUFKZDYYNOTN-UHFFFAOYSA-M Potassium hydroxide Chemical compound [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 claims 2
- 230000007547 defect Effects 0.000 abstract description 8
- 238000002513 implantation Methods 0.000 abstract description 5
- 229910021417 amorphous silicon Inorganic materials 0.000 description 14
- 238000009413 insulation Methods 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 239000007943 implant Substances 0.000 description 7
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 230000002950 deficient Effects 0.000 description 4
- 230000003287 optical effect Effects 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- 239000013078 crystal Substances 0.000 description 3
- 238000005520 cutting process Methods 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 230000004224 protection Effects 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000000407 epitaxy Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 238000005267 amalgamation Methods 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66242—Heterojunction transistors [HBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
- H01L29/7371—Vertical transistors
- H01L29/7378—Vertical transistors comprising lattice mismatched active layers, e.g. SiGe strained layer transistors
Abstract
根据本发明方法使制造一种具有低基极连接电阻、低缺陷密度以及改良的可缩放性的双极性晶体管为可行。在此情况下，要了解可缩放性是指发射极窗的侧壁缩放和基极宽度(低温度预算)的垂直缩放，在基极区域，该温度预算可被保持为低的，因不需要植入以减少基极连接电阻。而且，伴随点状缺陷的困难被大部份避免。
Description
技术领域
本发明涉及一种双极性晶体管，而且，本发明涉及一种制造双极性晶体管的方法。
背景技术
双极性晶体管一般由两个在半导体晶体附近放置的pn接点构成，在此情况下，两个n-掺杂区域由一个p-掺杂区域彼此电绝缘<一般称为npn晶体管>，或是两个p-掺杂区域由一个n-掺杂区域彼此电绝缘<一般称为pnp晶体管>。三种不同掺杂的区域被指定为发射极<E>、基极<B>和集电极<C>。双极性晶体管已被知晓一段长时间且以多种方式被使用。差异和一般称为的个别晶体管，意思是指用于装设在印刷电路板及其类似物上且被容纳于其自己的外框内，以及一般称为的集成晶体管，指与其它半导体组件一起设于共用半导体载体<一般称为基材>上而制造。
双极性晶体管的最大振动频率fmax正比于fT的平方根除以8πRBCBC，其中RB为基极电阻，CBC为基极-集电极电容，且fT为跳变频率。因此，为得到高的振动频率，希望减少基极电阻，双极性晶体管的基极电阻由连接区域的电阻和基极掺杂分布的薄膜电阻决定，此薄膜电阻，一般称为夹止，与已知均匀基极掺杂的基极厚度成反比，然而，基极厚度的增加导致基极少数载体的传送时间加长。
在均匀基极掺杂高于5×1018的增加使发射极-基极接点的击穿电压减少至非常低的值，且同时增加基极-发射极消耗层的电容。进一步减少基极夹止电阻的已知方法为轻掺杂<1×1018>外延发射极的使用，轻发射极掺杂允许基极可实际被掺杂至1×1020而不会使发射极-基极接点的阻障能力减少。与发射器相较，因增加的基极电荷，此种晶体管的电流增益太低，但此可由于基极使用锗而被补偿。
用于制造具有外延发射极结构的先前观念被说明并叙述于如Behammer等的固态电子，41卷，8期，1105-1110页<1997>或J.Schiz等IEEE<1997>的ISBN，7803-4135-X，255-260页。
图14示意地示出一种根据Behammer等的出版物的简单化方式的双极性晶体管，首先该双极性晶体管具有集电极102，其在硅基材或是在硅外延层上形成。该SiGe基极104<p-掺杂>被提供于集电极102<n-掺杂>上，且n-形式发射极106被提供于基极104上。一种p-形式植入以与该集电极102、基极104和n-形式发射极106侧壁相邻的方式排列，该植入产生至该p-掺杂基极的接触点，对p-形式植入108的连接，金属层110被提供，其借助一般俗称的侧壁间隔物112与n+-形式发射极114绝缘，该n+-形式发射极114依次放置于n-形式发射极106上。整个双极性晶体管由绝缘116和绝缘层118与其它组件绝缘。
根据Behammer等的出版物，示于图14的双极性晶体管可在一般称为”全部外延”的协助下被制造，然而，在此实例中，执行基极连接区域的干蚀刻。
图15示意地示出一种根据J.Schiz等的出版物的简单化方式的双极性晶体管，该双极性晶体管100同样地具有集电极102，其在硅基材或是在硅外延层上形成。该SiGe基极104<p-掺杂>被提供于集电极102<n-掺杂>上且n--形式的发射极106被提供于基极104上。一种p+-掺杂多晶硅层120以与基极104和n--形式发射极106侧壁相邻的方式排列，该多晶硅层产生至该p-掺杂基极的接触点。由排列的侧壁间隔物122限制的n+-形式的发射极114被置于n--形式的发射极106上方。整个双极性晶体管由绝缘116和绝缘层118再次与其它组件绝缘。
根据J.Schiz等的出版物的双极性晶体管必须借助光技术产生侧壁间隔物122，且厚度少于200微米的结果一般为不可能的，然而，此种厚度的侧壁间隔物122会产生显著增加的寄生电容。
图14和15所示的双极性晶体管共有的共同特性为一般所谓的在发射极区域外进行“联结植入”(接触植入)，以减少基极连接电阻。在Harame等的进一步出版物，Trans.ED第42卷，第3期，469-482页，其中的图3说明了植入损伤、点状缺陷，其一般在此种植入的情况下产生，亦在于硅基极上干蚀刻的情况下产生。
即使假设点状缺陷未延伸进入有效基极区域，存在的点状缺陷仍然会造成掺杂硼进入附近SiGe基极104的不正常高扩散。为预防此种掺杂扩散，侧壁间隔物无法被制造得任意薄。为保持点状缺陷远离基极，约150纳米或更大的侧壁间隔物是必须的，然而，其将增加联结电阻及基极-集电极电容。对侧壁间隔物完全被省略及植入被额外作动进入该连接区域的情况，功能成份无法被预期，而且，在高于550℃期间的后续温度阶段，因点状缺陷仍存在，基极分布被大为增宽。
发明内容
所以，本发明目的在于提供一种双极性晶体管及其制造方法，其能显著降低或完全避免所列出的困难。特别是，本发明目的在于提供一种双极性晶体管，其具有低基极连接电阻及低缺陷密度。
此目的可借助根据本发明的制造双极性晶体管的方法和根据本发明的双极性晶体管而达到。
按照本发明，提供了一种制造双极性晶体管的方法，包括下列步骤：
a)提供一种半导体基材，所述半导体基材具有一集电极、位于所述集电极上的一基极及位于所述基极上的一轻掺杂发射极层；
b)将一种屏蔽供应至所述轻掺杂发射极层；
c)借助所述屏蔽，对所述轻掺杂发射极层施行湿化学蚀刻，以部分移除覆盖于所述基极上的轻掺杂发射极层，并形成一种轻掺杂发射极；
d)在所述基极的未覆盖区域上形成基极连接；
e)移除所述屏蔽并形成一重掺杂发射极。
按照本发明，提供了一种双极性晶体管，该双极性晶体管具有一半导体基材、一集电极、一基极、一轻掺杂发射极、一重掺杂发射极和一侧壁间隔物，其中所述集电极由一绝缘层包围，所述基极经由一差别外延方式形成在所述集电极上，所述轻掺杂发射极设在所述基极上，所述重掺杂发射极设在所述轻掺杂发射极上，而所述侧壁间隔物设在所述重掺杂发射极的侧壁上；其特征在于，至少在所述基极的区域中形成的一外延基极接触提供了连接至所述基极的一连接，所述连接的方向与所述轻掺杂发射极平行，所述外延基极接触经由所述侧壁间隔物与所述重掺杂发射极隔离，并经由所述侧壁间隔物或一pn接点与所述轻掺杂发射极隔离；且所述外延基极接触的上边缘位于所述侧壁间隔物的下边缘上方。
本发明的其它较佳具体实施例、细节及方向可由结合附图的进一步叙述得知。
根据本发明方法使得制造一种具有低基极连接电阻、低缺陷密度和改良的可缩放性的双极性晶体管成为可能。在此情况下要了解可缩放性是指发射极窗的侧壁缩放和基极宽度(低温度预算)的垂直缩放，在基极区域，温度预算可保持为低，因不需要植入从而减少了基极连接电阻。而且，伴随点状缺陷的困难被大部份避免。
根据一个较佳实施例，重掺杂的硅-锗基极被用作基极。在基极使用锗可确保双极性晶体管有足够的电流增益，尽管会增加基极电荷。
该基极较佳为具有20至50纳米的厚度和超过2×1015每立方厘米的掺杂，特别是p+-形式的掺杂。而且，轻掺杂发射极较佳为具有50至150纳米的厚度和少于2×1018每立方厘米的n--形式的掺杂。
根据进一步较佳的具体实施例，所述屏蔽包括氧化物层、硅化物层和氮化物层。在此情况下，较佳为氧化物层(氧化物终止层)通过CVD方法被施加于轻掺杂发射极层。该终止层的厚度较佳为具有5至30纳米。一种具有100至1000纳米厚度的较佳p+-掺杂非晶硅层被施加于该氧化物层。之后为具有20至50纳米厚度的氮化物，此氮化物通过溅镀方法沉积。包括氮化物和非晶硅层的合并层可接着借助光技术由干蚀刻被型式化至发射极窗的宽度。在此情况下，该氧化物层被用作蚀刻终止层，因为非晶硅可关于氧化物被高选择性地蚀刻(＞10)，该氧化物接着可由HF移除。
更佳为该轻掺杂发射极层使用碱性蚀刻剂(特别是KOH、氯和/或乙烯二胺)被湿化学蚀刻，使用碱性蚀刻剂(特别是KOH、氯和/或乙烯二胺)的湿化学蚀刻具有蚀刻是在n-形式和p-形式硅间选择性进行的优点。因而该轻掺杂发射极层可关于基极被选择性地型式化。而且，在此情况下，湿化学蚀刻具有在其下的基极没有任何缺陷产生的优点。
根据进一步较佳的具体实施例，该轻掺杂发射极层在基极上形成作为基本上单晶质层，且湿化学蚀刻终止于该基本上单晶质层的<111>面。使用KOH或氯的湿化学蚀刻特别是具有蚀刻终止于<111>表面(其沿在<100>表面的<110>边缘过切期间形成)的优点，此亦为在半导体晶圆惯常平的及基材位向。
根据进一步较佳的具体实施例，一种侧壁间隔物，较佳为氮化物间隔物，在所述屏蔽的侧壁的湿化学蚀刻前产生。
根据进一步较佳的具体实施例，一种侧壁间隔物，较佳为氮化物间隔物，在所述屏蔽的侧壁的基极连接及轻掺杂发射极形成前产生。在这种情况下，为避免在基极上的干蚀刻，首先较佳为5至50纳米的氮化物层被沉积及而后氧化物间隔物通过干蚀刻被制造。该氮化物再较佳为借助磷酸选择性地使该氧化物被湿化学地移除，且结果为仅由氧化物间隔物保护的氮化物层的区域被留下。若氧化物间隔物接着使用HF被移除，这些氮化物层的区域则形成侧壁间隔物。
根据进一步较佳的具体实施例，所述基极连接是借助在基极的未覆盖区域上的差别外延而形成。在此情况下，特佳为重掺杂(＞1×1020)，特别是p+-掺杂，基极连接被作为该基极连接。在此情况下，选择性的外延较佳为在约该基极本身亦被制造(如约800℃)的温度下被进行。因此，在此情况下，掺杂分布未被显著加宽。
根据进一步较佳的具体实施例，一种侧壁间隔物，特别是氮化物间隔物，在所述发射极窗的侧壁上的重掺杂发射极形成前被产生。
附图说明
本发明可参考附图详细说明如下，其中
图1至9显示根据本发明方法的第一具体实施例的图示说明。
图10至13显示根据本发明方法的第二具体实施例的图示说明。
图14图示地说明根据Behammer等的出版物的简化方式的双极性晶体管。以及
图15图示地说明根据J.Schiz等的出版物的简化方式的双极性晶体管。
具体实施方式
下文的图1至9显示根据本发明方法的第一具体实施例的图示说明。依据本发明方法的步骤a)，提供一种具有集电极12、基极14和轻掺杂发射极16的硅基材10，为确保该集电极12的电连接，该集电极12与埋藏层11接触。而且，一种绝缘17，在本实例中为一种LOCOS绝缘，和一种一般称的”信道终止层”18设在绝缘17下方，以绝缘之后的双极性晶体管。
由具有埋藏层11的硅基材10进行，所述集电极12例如是借助选择性的外延而在埋藏层11上产生。在此实例中，该集电极12由一绝缘层19(如TEOS层)被侧壁地围绕。之后，一个重掺杂硅-锗基极14和一个轻掺杂发射极层16被沉积，例如借助差别外延。该基极14较佳为具有20至50纳米的厚度和超过2×1019每立方厘米的p+-形式掺杂，该轻掺杂发射极16具有50至150纳米的厚度和少于2×1018每立方厘米的n--形式掺杂。所得结果示于图1。
一种CVD氧化物终止层20被接着沉积，在此情况下，该氧化物终止层20的厚度为5和30纳米间，该沉积在如600℃的温度下进行。一种重掺杂(p+)非晶硅层21接着被沉积，在此实例中，该非晶硅层21的厚度为100和1000纳米间，该沉积在如550℃的温度下进行。而且，一种具有厚度约35纳米的经溅镀的氮化物层22被施用。
之后，氮化物层22和非晶硅层21借助光技术由干蚀刻被型式化至发射极窗的宽度。在此实例中，该氧化物层20被用作蚀刻终止层，因非晶硅可关于氧化物被高选择性地蚀刻(＞10)，该氧化物20接着由HF移除。所得结果示于图2。
根据本发明方法的一个基本部份现在包括通过湿蚀刻型式化在该基极14上的该轻掺杂发射极层16。在此实例中，包括氧化物层20、非晶硅层21和氮化物层22的该层堆栈用作型式化的屏蔽。在此实例中，轻掺杂发射极层16较佳为使用KOH或氯被湿化学蚀刻，使用KOH或氯的湿化学蚀刻具有KOH或氯在n-形式和p-形式硅间选择性地蚀刻的优点。因而轻掺杂发射极层16可关于基极14和已型式化的非晶硅层21被选择性地型式化。而且，在此情况下，使用KOH或氯的湿化学蚀刻具有在其下的基极14没有任何缺陷产生的优点。
因轻掺杂发射极层16在基极14上形成作为基本上单晶质层，使用KOH或氯的湿化学蚀刻终止于在其沿<100>表面的<110>边缘过切期间形成的<111>面。此亦为在半导体晶圆惯常平的及基材位向。由<111>面侧壁地围绕的(亦高至角落区域)轻掺杂发射极层16以此种方式形成。所得结果示于图3。
该轻掺杂发射极的侧壁再以氮化物间隔物23绝缘，在此情况下，为避免在基极14上的干蚀刻，首先具有厚度为5和50纳米间的氮化物层23被沉积，而后氧化物间隔物24通过氧化物沉积(如TEOS)被型式化和接着干蚀刻。所得结果示于图4。为简化起见，侧壁地围绕轻掺杂发射极层16的<111>终止面不再说明于图4及后续附图中。
之后，氮化物层23较佳为借助磷酸选择性地关于氧化物24被湿化学移除，且结果为仅留下由氧化物间隔物24保护的氮化物层23区域。该氧化物间隔物24接着使用HF被移除，且结果为由该氧化物间隔物保护的氮化物层区域形成侧壁间隔物23。所得结果示于图5。
之后，基极连接25通过在基极的未覆盖区域上的差别外延而形成。在此情况下，特佳为重掺杂(＞1×1020)，特别是p+-掺杂，基极连接25被作为基极连接。在此情况下，选择性的外延较佳为在约基极14本身亦被制造(如约800℃)的温度下进行。因此，在此情况下，掺杂分布未被显著加宽。所得结果示于图6。
至基极连接25因而被定位为基本上平行于轻掺杂发射极层16，亦即基极14与基极连接25接触的基本接触面积被定位为平行于轻掺杂发射极层16与基极14接触的接触面积。在此情况下，基极连接25借助侧壁间隔物23与轻掺杂发射极分隔。因基极连接25的单晶质区域基本上无缺陷，可使侧壁间隔物23非常薄。
如图7所示，一种CVD氧化物层26被接着沉积和平面化，在此情况下，在发射极窗上方的残留氮化物层22被抛光。接着此之后为在发射极窗的牺牲层的自行对准移除，在此情况下，该非晶硅层21通过干蚀刻在发射极窗被移除，例如CVD氧化物层20再次被用作蚀刻终止层(图8)。
在氧化物20使用HF同样地由湿蚀刻移除后，该n+发射极覆晶27被沉积及型式化。基极接触28及集电极接触29接着以习知方式被制造。所得结果示于图9。
相对于根据如图14所示的现有技术的双极性晶体管，如图9所示的根据本发明的双极性晶体管具有持续向下的该基极，且至少部份基本上由单晶质基极连接25所围绕。对于根据如图14所示的现有技术的双极性晶体管的情况，该单晶质p+-掺杂区域终止且与该n-形式发射极的位对准并到达该基极下方，然而对于如图9所示的根据本发明的双极性晶体管的情况，绝缘开始于该基极下方边缘且该基极连接25的单晶质区域可靠地位于该基极上方边缘。因此基极14的单晶质基极连接25基本上无缺陷，可使侧壁间隔物23非常薄。
下文的图10至13显示一种根据本发明方法第二具体实施例的图示说明。在此情况下，第二具体实施例的第一方法步骤对应于已叙述于图1及2的方法步骤，以省略重复。
在该氮化物层22和非晶硅层21通过干蚀刻被型式化后，一种氮化物间隔物30在该氮化物层22和该非晶硅层21的侧壁产生。在此实例中，氧化物层20再次被用做蚀刻终止层。所得结果示于图10。取代包括硅和四氮化三硅的层堆栈，亦可使用不由四氮化三硅所组成的屏蔽。此可具有仅两个材料必须选择性地关于另一个被蚀刻的优点。该氧化物20接着由HF移除。
之后，必须通过湿蚀刻型式化在基极14上方的轻掺杂发射极16。在此实例中，包括氧化物层20、非晶硅层21和氮化物层22的该层堆栈用作进行型式化的屏蔽。在此实例中，该轻掺杂发射极层16再次较佳为使用KOH或氯被湿化学蚀刻。因轻掺杂发射极层16在基极14上被形成作为基本上单晶质层，使用KOH或氯的湿化学蚀刻终止于在其沿<100>表面<110>边缘过切期间形成的<111>面。所得结果示于图11。
之后，基极连接25通过在基极的未覆盖区域上的差别外延而形成。在此情况下，特佳为重掺杂(＞1×1020)，特别是p+-掺杂，该基极连接25被作为基极连接。该选择性的外延较佳为在约基极14本身亦被制造(如约800℃)的温度下进行。因此，在此情况下，掺杂分布未被显著加宽。因在此具体实施例中，侧壁间隔物30不存在于轻掺杂发射极层16的区域，至基极14的该连接25由pn接合并与轻掺杂发射极层16分隔。
一种CVD氧化物层26接着被沉积和平面化，在此情况下，在发射极窗上方的残留氮化物层22被抛光。接着此之后为在发射极窗的牺牲层的自行对准移除，在此情况下，该非晶硅层21通过干蚀刻在发射极窗被移除，例如CVD氧化物层20再次被用作蚀刻终止层。所得结果示于图12。
进一步的侧壁间隔物31(如氮化物间隔物)再被制造以确保在基极连接25和n+发射极间的足够距离仍被产生。在氧化物20使用HF同样地由湿蚀刻被移除后，该n+发射极覆晶27被沉积及型式化。所得结果示于图13。
相对于根据如图15所示的现有技术的双极性晶体管，在如图13所示的根据本发明的双极性晶体管的情况，一部份基极连接25为基本上单晶质的并形成与轻掺杂发射极16的<111>终止表面的pn接合。在根据图15所示的现有技术的双极性晶体管的情况，该侧壁间隔物必须借助光技术产生，且厚度少于200微米的结果一般为不可能的，此造成更高的寄生电容。在如图13所示的根据本发明的双极性晶体管的情况，向内指向的侧壁间隔物31可按自行对准的方式被引入已存在的发射极洞且因而可被做得非常薄，如比50纳米更薄。
Claims (25)
1.一种制造双极性晶体管的方法，包括下列步骤：
a)提供一种半导体基材，所述半导体基材具有一集电极、位于所述集电极上的一基极及位于所述基极上的一轻掺杂发射极层；
b)将一种屏蔽供应至所述轻掺杂发射极层；
c)借助所述屏蔽，对所述轻掺杂发射极层施行湿化学蚀刻，以部分移除覆盖于所述基极上的轻掺杂发射极层，并形成一种轻掺杂发射极；
d)在所述基极的未覆盖区域上形成基极连接；
e)移除所述屏蔽并形成一重掺杂发射极。
2.根据权利要求1所述的方法，其特征在于，以一种重掺杂的硅-锗基极作为所述基极。
3.根据权利要求1所述的方法，其特征在于，所述屏蔽为由氧化物层、硅化物层和氮化物层所形成的层堆栈。
4.根据权利要求1所述的方法，其特征在于，使用碱性蚀刻剂对所述轻掺杂发射极层施行湿化学蚀刻。
5.根据权利要求4所述的方法，其特征在于，所使用的碱性蚀刻剂是选自KOH、氯和乙烯二胺。
6.根据权利要求1所述的方法，其特征在于，形成在所述基极上的所述轻掺杂发射极层作为一单晶质层，且所述湿化学蚀刻终止于所述单晶质层的<111>面。
7.根据权利要求1所述的方法，其特征在于，在施行所述湿化学蚀刻前，在所述屏蔽的侧壁上形成一侧壁间隔物。
8.根据权利要求1所述的方法，其特征在于，在形成所述基极连接前，在所述屏蔽与所述轻掺杂发射极层的侧壁上形成一侧壁间隔物。
9.根据权利要求1所述的方法，其特征在于，所述基极连接经由一选择性外延方式而形成在所述基极的未覆盖区域上。
10.根据权利要求1所述的方法，其特征在于，在形成所述重掺杂发射极前，在所述发射极的窗的侧壁上形成一侧壁间隔物。
11.根据权利要求7、8和10中任一权利要求所述的方法，其特征在于，所述侧壁间隔物是氮化物间隔物。
12.如权利要求1所述的方法，其特征在于，所述双极性晶体管是npn双极性晶体管。
13.一种双极性晶体管，具有一半导体基材(10)、一集电极(12)、一基极(14)、一轻掺杂发射极(16)、一重掺杂发射极(27)和一侧壁间隔物(23，31)，其中所述集电极由一绝缘层(19)包围，所述基极经由一差别外延方式形成在所述集电极上，所述轻掺杂发射极设在所述基极上，所述重掺杂发射极设在所述轻掺杂发射极上，而所述侧壁间隔物设在所述重掺杂发射极的侧壁上；其特征在于，至少在所述基极(14)的区域中形成的一外延基极接触提供了连接至所述基极的一连接(25)，所述连接(25)的方向与所述轻掺杂发射极(16)平行，所述外延基极接触经由所述侧壁间隔物(23，31)与所述重掺杂发射极(27)隔离，并经由所述侧壁间隔物(23)或一pn接点与所述轻掺杂发射极隔离；且所述外延基极接触的上边缘位于所述侧壁间隔物(23，31)的下边缘上方。
14.根据权利要求13所述的双极性晶体管，其特征在于，所述基极(14)设置成为一重掺杂的硅一锗基极。
15.根据权利要求13所述的双极性晶体管，其特征在于，所述基极(14)具有一掺杂。
16.根据权利要求15所述的双极性晶体管，其特征在于，所述基极(14)的掺杂是一种每立方厘米超过2×1019的p+形式掺杂。
17.根据权利要求13所述的双极性晶体管，其特征在于，所述轻掺杂发射极(16)具有一掺杂。
18.根据权利要求17所述的双极性晶体管，其特征在于，所述轻掺杂发射极(16)的掺杂是一种每立方厘米少于2×1018的n-形式掺杂。
19.根据权利要求13所述的双极性晶体管，其特征在于，所述轻掺杂发射极(16)设置成为单晶质层，且由<111>面侧向围绕。
20.根据权利要求13所述的双极性晶体管，其特征在于，所述侧壁间隔物(23)为氮化物间隔物。
21.根据权利要求13所述的双极性晶体管，其特征在于，所述基极的连接(25)至少在一些区域为单晶质层。
22.根据权利要求13所述的双极性晶体管，其特征在于，所述基极的连接(25)为一重掺杂的基极连接。
23.根据权利要求22所述的双极性晶体管，其特征在于，所述重掺杂的基极连接是一p+形式掺杂。
24.根据权利要求13所述的双极性晶体管，其特征在于，所述集电极(12)与一埋藏层(11)接触。
25.根据权利要求13所述的双极性晶体管，其特征在于，所述侧壁间隔物(23，31)形成为面向所述重掺杂发射极或是形成自所述重掺杂发射极。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE10104776.2 | 2001-02-02 | ||
| DE10104776A DE10104776A1 (de) | 2001-02-02 | 2001-02-02 | Bipolartransistor und Verfahren zu dessen Herstellung |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1518773A CN1518773A (zh) | 2004-08-04 |
| CN1283012C true CN1283012C (zh) | 2006-11-01 |
Family
ID=7672668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN02804518.1A Expired - Fee Related CN1283012C (zh) | 2001-02-02 | 2002-02-04 | 双极性晶体管及其制造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US7064360B2 (zh) |
| EP (1) | EP1356527B1 (zh) |
| CN (1) | CN1283012C (zh) |
| DE (2) | DE10104776A1 (zh) |
| TW (1) | TW526563B (zh) |
| WO (1) | WO2002061843A1 (zh) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6936519B2 (en) * | 2002-08-19 | 2005-08-30 | Chartered Semiconductor Manufacturing, Ltd. | Double polysilicon bipolar transistor and method of manufacture therefor |
| DE10308870B4 (de) | 2003-02-28 | 2006-07-27 | Austriamicrosystems Ag | Bipolartransistor mit verbessertem Basis-Emitter-Übergang und Verfahren zur Herstellung |
| DE10317098A1 (de) | 2003-04-14 | 2004-07-22 | Infineon Technologies Ag | Verfahren zur Herstellung eines Bipolartransistors |
| WO2005020330A1 (de) * | 2003-08-13 | 2005-03-03 | Atmel Germany Gmbh | Verfahren zur verbesserung elektrischer eigenschaften aktiver bipolarbauelemente |
| US7005359B2 (en) * | 2003-11-17 | 2006-02-28 | Intel Corporation | Bipolar junction transistor with improved extrinsic base region and method of fabrication |
| FR2868203B1 (fr) * | 2004-03-29 | 2006-06-09 | St Microelectronics Sa | Procede de fabrication d'un transistor bipolaire a base extrinseque monocristalline |
| DE102004017166B4 (de) | 2004-04-01 | 2007-10-11 | Atmel Germany Gmbh | Verfahren zur Herstellung von Bipolar-Transistoren |
| US7115965B2 (en) * | 2004-09-01 | 2006-10-03 | International Business Machines Corporation | Vertical bipolar transistor with a majority carrier accumulation layer as a subcollector for SOI BiCMOS with reduced buried oxide thickness for low-substrate bias operation |
| CN102087977B (zh) * | 2009-12-04 | 2012-04-18 | 无锡华润上华半导体有限公司 | 垂直npn晶体管及其制造方法 |
| JP5621621B2 (ja) | 2011-01-24 | 2014-11-12 | 三菱電機株式会社 | 半導体装置と半導体装置の製造方法 |
| US9722057B2 (en) * | 2015-06-23 | 2017-08-01 | Global Foundries Inc. | Bipolar junction transistors with a buried dielectric region in the active device region |
| CN108336138B (zh) * | 2017-01-19 | 2021-02-09 | 中芯国际集成电路制造(上海)有限公司 | 半导体装置及其制造方法 |
| US10580714B2 (en) * | 2017-11-01 | 2020-03-03 | Electronics And Telecommunications Research Institute | Nano flake defect passivation method and electronic device manufactured using the same |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4619036A (en) * | 1984-09-28 | 1986-10-28 | Texas Instruments Incorporated | Self-aligned low-temperature emitter drive-in |
| EP0430279A3 (en) * | 1989-12-01 | 1991-07-03 | Hewlett-Packard Company | Si/sige heterojunction bipolar transistor utilizing advanced epitaxial deposition techniques and method of manufacture |
| DE4102888A1 (de) * | 1990-01-31 | 1991-08-01 | Toshiba Kawasaki Kk | Verfahren zur herstellung eines miniaturisierten heterouebergang-bipolartransistors |
| EP0478923B1 (en) * | 1990-08-31 | 1997-11-05 | Texas Instruments Incorporated | Method of fabricating self-aligned heterojunction bipolar transistors |
| DE69319360T2 (de) * | 1992-03-24 | 1998-12-17 | Sumitomo Electric Industries | Heteroübergang-Bipolartransistor mit Siliziumkarbid |
| JPH06132298A (ja) * | 1992-10-14 | 1994-05-13 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| FR2697945B1 (fr) * | 1992-11-06 | 1995-01-06 | Thomson Csf | Procédé de gravure d'une hétérostructure de matériaux du groupe III-V. |
| DE4301333C2 (de) * | 1993-01-20 | 2003-05-15 | Daimler Chrysler Ag | Verfahren zur Herstellung von Silizium-Germanium-Heterobipolartransistoren |
| DE4417916A1 (de) * | 1994-05-24 | 1995-11-30 | Telefunken Microelectron | Verfahren zur Herstellung eines Bipolartransistors |
| US5583059A (en) * | 1994-06-01 | 1996-12-10 | International Business Machines Corporation | Fabrication of vertical SiGe base HBT with lateral collector contact on thin SOI |
| JPH08139101A (ja) * | 1994-11-07 | 1996-05-31 | Nippon Telegr & Teleph Corp <Ntt> | ヘテロ接合バイポーラトランジスタ及びその製造方法 |
| US5459084A (en) * | 1994-12-19 | 1995-10-17 | Electronics And Telecommunications Research Institute | Method for fabricating hetero-junction bipolar transistor having reduced base parasitic resistance |
| US5620907A (en) * | 1995-04-10 | 1997-04-15 | Lucent Technologies Inc. | Method for making a heterojunction bipolar transistor |
| DE19609933A1 (de) * | 1996-03-14 | 1997-09-18 | Daimler Benz Ag | Verfahren zur Herstellung eines Heterobipolartransistors |
| EP0810646A3 (en) * | 1996-05-13 | 1998-01-14 | Trw Inc. | Method of fabricating very high gain heterojunction bipolar transistors |
| US5804487A (en) * | 1996-07-10 | 1998-09-08 | Trw Inc. | Method of fabricating high βHBT devices |
-
2001
- 2001-02-02 DE DE10104776A patent/DE10104776A1/de not_active Ceased
-
2002
- 2002-01-28 TW TW091101373A patent/TW526563B/zh not_active IP Right Cessation
- 2002-02-04 US US10/470,816 patent/US7064360B2/en not_active Expired - Fee Related
- 2002-02-04 DE DE50214199T patent/DE50214199D1/de not_active Expired - Lifetime
- 2002-02-04 EP EP02714145A patent/EP1356527B1/de not_active Expired - Lifetime
- 2002-02-04 CN CN02804518.1A patent/CN1283012C/zh not_active Expired - Fee Related
- 2002-02-04 WO PCT/EP2002/001125 patent/WO2002061843A1/de not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| EP1356527A1 (de) | 2003-10-29 |
| US20040099881A1 (en) | 2004-05-27 |
| CN1518773A (zh) | 2004-08-04 |
| TW526563B (en) | 2003-04-01 |
| DE10104776A1 (de) | 2002-08-22 |
| US7064360B2 (en) | 2006-06-20 |
| EP1356527B1 (de) | 2010-02-03 |
| WO2002061843A1 (de) | 2002-08-08 |
| DE50214199D1 (de) | 2010-03-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1156899C (zh) | 形成异质结双极晶体管的硅-锗基区的方法 | |
| CN1283012C (zh) | 双极性晶体管及其制造方法 | |
| US9076835B2 (en) | Vertically base-connected bipolar transistor | |
| US8847359B2 (en) | High voltage bipolar transistor and method of fabrication | |
| CN1624928A (zh) | 双极晶体管及其制造方法 | |
| CN1661811A (zh) | 超薄soi纵向双极型晶体管及其方法 | |
| US8026146B2 (en) | Method of manufacturing a bipolar transistor | |
| CN1184698C (zh) | 制作多晶硅－多晶硅/mos叠层电容器的方法 | |
| US6927428B2 (en) | Lateral heterojunction bipolar transistor | |
| CN101040374A (zh) | 具有前侧接触和垂直沟槽隔离的半导体器件及其制作方法 | |
| CN101034709B (zh) | 高耐压半导体集成电路装置、电介质分离型半导体装置 | |
| CN1656608A (zh) | 非自对准SiGe异质结双极晶体管 | |
| TW546743B (en) | Silicon controlled rectifier for SiGe processing and the manufacturing method thereof | |
| CN101064280A (zh) | 半导体器件的制造方法 | |
| CN1977374A (zh) | 制造平面隔离物以及相关的双极晶体管及BiCMOS电路装置的方法 | |
| CN1625809A (zh) | 半导体器件及其制造方法 | |
| CN1639877A (zh) | 具有电容器的单片集成soi电路 | |
| US20140147985A1 (en) | Methods for the fabrication of semiconductor devices including sub-isolation buried layers | |
| CN1232299A (zh) | 半导体器件 | |
| CN1828929A (zh) | 双极性晶体管及相关的制造方法 | |
| CN1771605A (zh) | 制造双极型半导体元件的方法和相应的双极型半导体元件 | |
| US7238971B2 (en) | Self-aligned lateral heterojunction bipolar transistor | |
| US20050079658A1 (en) | Heterojunction bipolar transistor with self-aligned emitter and sidewall base contact | |
| US6972237B2 (en) | Lateral heterojunction bipolar transistor and method of manufacture using selective epitaxial growth | |
| US20040251515A1 (en) | Bipolar junction transistors and methods of manufacturing the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20061101 Termination date: 20180204 |