CN1184698C - 制作多晶硅－多晶硅/mos叠层电容器的方法 - Google Patents
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Abstract
一种可用作BiCMOS器件中的元件的多晶硅-多晶硅/MOS叠层电容器，它包含其表面内形成有第一导电型区的半导体衬底；形成于所述半导体衬底上并覆盖所述第一导电型区的栅氧化物；形成于至少所述栅氧化层上的第一多晶硅层，所述第一多晶硅层被N或P型掺杂剂掺杂；形成于所述第一多晶硅层上的介质层；以及形成于所述介质层上的第二多晶硅层，所述第二多晶硅层被相同或不同于第一多晶硅层的掺杂剂掺杂。
Description
技术领域
本发明涉及到BiCMOS，即双极型与互补型金属氧化物半导体(CMOS)器件，特别是涉及到其电容器元件包含多晶硅-多晶硅(Poly-Poly)/金属氧化物半导体(MOS)叠层电容器的BiCMOS器件。本发明还提供了一种制作多晶硅-多晶硅/MOS叠层电容器的方法，其工序能被组合到各种不同的BiCMOS集成方案之中。
背景技术
在半导体器件制造领域中，CMOS(互补型金属氧化物半导体)和BiCMOS(双极型器件和互补型金属氧化物半导体)工艺已经被广泛地应用于把高度复杂的模拟-数字子系统集成到单一芯片上。在这样的子系统中，通常需要高精度电容器。
有几种电容器可供使用，包括多晶硅-多晶硅电容器、MOS电容器(在本领域中也称作扩散多晶硅电容器)、以及金属-金属电容器。为了满足目前这一代集成器件对高精度电容器的要求，多晶硅-多晶硅电容器已越来越多地被采用。
尽管具有高精度，多晶硅-多晶硅电容器仍然是高成本和理想电容器特性之间的一个折中，因为它相当容易制作，而且具有比MOS电容器更好的电特性，但其电特性要次于金属-金属电容器。然而，制作金属-金属电容器远难于制作多晶硅-多晶硅电容器。
加之，多晶硅-多晶硅电容器被认为具有比MOS电容器更线性的V-C关系。MOS电容器的介质来自热生长在高掺杂扩散区上的氧化物。相反，多晶硅-多晶硅电容器的介质一般是CVD淀积的氧化物，而且，可靠性的要求使得到的氧化物的厚度比热氧化物能够实现的更厚。因此，一般来说MOS电容器比多晶硅-多晶硅电容器可得到更大的电容量。
从上述有关多晶硅-多晶硅电容器的提示看来，假如能做出具有更好的单位面积电容量的多晶硅-多晶硅电容器，将是极其有利的。在本发明中，借助于把多晶硅-多晶硅电容器层叠到MOS电容器的顶部上达到了此目的。这样的电容器在集成和混合的信号应用中极为有用。
发明内容
根据本发明提供一种多晶硅-多晶硅/MOS叠层电容器，其包含：具有存在于其表面内的第一导电型区的半导体衬底；存在于所述第一导电型区顶部上的栅氧化物；密封所述栅氧化物的暴露的垂直和水平表面的第一电极层，所述第一电极层不与所述第一导电类型区接触并用作金属氧化物半导体的顶部电极和电容器的基底电极；存在于所述第一电极层的一部分上的介质层；以及存在于所述介质层上的第二电极层，所述第二电极层用作所述电容器的顶部电极。
根据本发明还提供一种多晶硅-多晶硅/MOS叠层电容器，其包含：具有位于其表面内的N+区的半导体衬底；位于所述半导体衬底上并覆盖所述N+区的栅氧化物；密封所述栅氧化物的暴露的垂直和水平表面的N+多晶硅层，所述N+多晶硅层用作金属氧化物半导体的顶部电极和电容器的基底电极；位于部分所述N+多晶硅层上的介质层；以及位于所述介质层上的P+SiGe层，所述P+SiGe层是所述电容器的顶部电极。
根据本发明提供一种制造多晶硅-多晶硅/MOS叠层电容器的方法，包含如下步骤：
(a)在包含第一导电型区的半导体衬底表面上形成氧化层，所述氧化层覆盖所述第一导电型区；
(b)形成密封所述氧化物的暴露的垂直和水平表面的第一电极层，所述第一电极层不与所述第一导电类型区接触并用作金属氧化物半导体的顶部电极和电容器的基底电极；
(c)在所述第一电极层的一部分上形成介质层；以及
(d)在所述介质层上形成第二电极层，所述第二电极层用作所述电容器的顶部电极，其中所述第一和第二电极层中的至少一个包括SiGe。
本发明的一个目的是提供一种BiCMOS器件，它包含至少一个层叠在其中的多晶硅-多晶硅/MOS电容器。
本发明的另一个目的是提供一种具有与之相关的大电容量的多晶硅-多晶硅/MOS叠层电容器。
本发明的再一个目的是提供一种具有与之相关的高电压的多晶硅-多晶硅/MOS叠层电容器。
本发明还有一个目的是提供一种能够用可容易地组合到现有的BiCMOS工艺方案中的工艺步骤制造的多晶硅一多晶硅叠层电容器。
在本发明中，借助于在MOS电容器顶部上制作多晶硅-多晶硅电容器，利用此MOS电容器的顶部电极作为多晶硅-多晶硅电容器的基底电极，实现了这些和其它的目的以及好处。
在本发明的一种情况下，提供了一种具有上述特性的多晶硅-多晶硅叠层电容器。具体地说，本发明的多晶硅-多晶硅/MOS叠层电容器包含：
在其表面中形成有第一导电型区的半导体衬底；
制作在覆盖所述第一导电型区的所述半导体衬底上的栅氧化物；
至少制作在所述栅氧化层上的第一多晶硅层，所述第一多晶硅层被N或P型掺杂剂掺杂；
制作在所述第一多晶硅层上的介质层；以及
制作在所述介质层上的第二多晶硅层，所述第二多晶硅层被相同或不同于第一多晶硅层的掺杂剂掺杂。
要指出的是，第一多晶硅层用作MOS电容器的顶部电极以及多晶硅一多晶硅电容器的基底平板，即基底电极。
在本发明的一个实施方案中，或者第一多晶硅层或者第二多晶硅层包含SiGe。
在本发明的一个极优选的实施方案中，第二多晶硅层包含SiGe。
在本发明的另一个实施方案中，第二多晶硅层和第一导电型区被耦合到第一电接点，而第一多晶硅层被耦合到第二电接点。在这样的并联连线结构中，本发明的多晶硅-多晶硅/MOS叠层电容器以大电容量的电容器的形式进行工作，因为叠层电容器的总电容量等于分立电容器，即MOS电容器和多晶硅-多晶硅电容器的电容量之和。
在本发明的再一个实施方案中，要不电容器的第一多晶硅层，要不电容器的第二多晶硅层，被耦合到第一电接点，而第一导电型区被耦合到第二个电接点。在这样一种串联连线结构中，本发明中的多晶硅-多晶硅/MOS叠层电容器作为高压电容器而工作，因为在两个电容器之间存在倒数电容量关系。
要指出的是，本发明中的多晶硅-多晶硅/MOS叠层电容器被用作BiCMOS器件中的元件。因此，本发明中的多晶硅-多晶硅/MOS叠层电容器可以结合BiCMOS器件中常见的常规互补金属氧化物半导体(CMOS)器件、双极型器件、电容器或任何其它类似的器件而被使用。
本发明的另一种情况涉及到上面确定的多晶硅-多晶硅/MOS叠层电容器的制造工艺。本发明的工艺能够容易地被插入到现有的BiCMOS工艺方案中，以便提供其中至少包括本发明的多晶硅-多晶硅/MOS叠层电容器作为器件元件之一的BiCMOS器件。具体地说，本发明的方法包含如下步骤：
(a)在含有第一导电型区的半导体衬底上制作氧化层，所述氧化层覆盖所述第一导电型区；
(b)在至少所述氧化层上制作第一多晶硅层，所述多晶硅层被N或P型掺杂剂掺杂；
(c)在所述第一多晶硅层上制作介质层；以及
(d)在所述介质层上制作第二多晶硅层，所述第二多晶硅层被相同或不同于第一多晶硅层的掺杂剂掺杂。
上述方法可以包括一个在上述步骤(d)之后的连线工序和/或一个钝化工序。连线工序可包括并联连线或串联连线。在并联连线中，多晶硅-多晶硅电容器的顶部电极，即第二多晶硅层，通过第一电接点被耦合到MOS电容器的基底平板，即第一导电型区，而第一多晶硅层被耦合到第二电接点。在串联连线中，多晶硅-多晶硅电容器的顶部电极或多晶硅-多晶硅电容器的基底平板被耦合到第一电接点，而第一导电型区被耦合到第二电接点。
附图说明
图1～4说明了在制作本发明的多晶硅-多晶硅/MOS叠层电容器时，本发明所采用的各个工艺步骤。要指出的是，为了清晰起见，图中只示出一个BiCMOS器件的电容器区，而对双极型器件区和CMOS器件区则作了省略。
具体实施方式
参照本申请的附图，现在要对提供多晶硅-多晶硅/MOS叠层电容器及其制作方法的本发明进行更详细的叙述。要指出的是，在附图中相似和相应的组成部分用相似的参考号表示。
首先参照图4，它显示了本发明的的多晶硅-多晶硅/MOS叠层电容器的一个基本结构。要指出的是，图中所示的叠层电容器代表BiCMOS器件中的一个器件区。包括双极型器件区和CMOS器件区的其它器件区可与图4所示的多晶硅-多晶硅/MOS叠层电容器相毗连而制作。为简单起见，BiCMOS结构的其它器件区已被省略了。
具体地说，图4中的多晶硅-多晶硅/MOS叠层电容器包含半导体衬底10，它包括沟槽隔离区14和制作在两个沟槽隔离区之间的衬底中的第一导电型区12。虽然这里描绘并叙述了沟槽隔离区，但本发明也设想了其它类型的隔离区，比如用众所周知的工艺技术所制造的LOCOS(硅局部氧化)。沟槽隔离区可以含有对沟槽底部和侧墙进行衬垫的衬垫材料以及介电填充材料。多晶硅-多晶硅/MOS叠层电容器还含有制作在衬底表面上以覆盖区12的氧化层16。第一多晶硅层(N或P掺杂的)18至少被形成于氧化层16上；介质层20被形成于第一多晶硅层18上；而第二多晶硅层(N或P掺杂的)22形成于介质层20上。在图4中，显示了第二多晶硅层22顶部的一部分上以及第二多晶硅层22和介质层20的侧墙上的可选的隔层24。可选的隔层24包括氮化物隔层，这是采用快速热化学汽相淀积(RTCVD)技术制作的，其淀积温度大约是700℃，以及用其它技术所形成的氮化物隔层。
在图4所示的叠层电容器结构中，参考号12、16和18代表MOS电容器的元件，而参考号18、20和22则代表多晶硅-多晶硅电容器的元件。参考号18，即第一多晶硅层，是MOS电容器和多晶硅-多晶硅电容器所共用的公用元件。因此，第一多晶硅层用作MOS电容器的顶部电极以及多晶硅-多晶硅电容器的基底平板。
现在参照下面的叙述来对用于制作图4中的多晶硅-多晶硅/MOS叠层电容器的方法和材料作更详细的描述。图1示出了可以用于本发明的步骤(a)中的起始半导体结构。具体地说，图1所示的起始结构含有半导体衬底10，它带有沟槽隔离区14和第一导电型区12，即高掺杂区。这里用“高掺杂”这个词来表示掺杂剂的浓度约为1×1019原子/cm3或更高。根据所要制作的器件，区12中的掺杂剂可以是N或P型掺杂剂。在本发明的优选实施方案中，区12是一个重掺杂的N+区。图1中的结构还含有制作在衬底表面上以覆盖第一导电型区的氧化层16。
衬底10由任何半导体材料构成，包括但不限于：Si、Ge、SiGe、GaAs、InAs、InP以及其它III/V族化合物半导体。本发明也设想了含有相同或不同半导体材料的层状衬底，例如Si/SiGe或Si/SiO2/Si(SOI)。在这些半导体材料中，衬底最好由Si组成。按照最终的BiCMOS结构中要出现的MOS器件的类型，衬底可以是p型衬底或n型衬底。
在图1所示的结构中，薄氧化层16是用本领域中众所周知的一般工序来形成的。例如，区12是用常规离子注入制作的，沟槽隔离区14则用本领域中众所周知的沟槽隔离技术制作。由于这些工艺步骤是本领域中众所周知的，故这里对其不作详细叙述。要指出的是，在制作BiCMOS器件的任何时候，都可采用下述用以制作多晶硅-多晶硅/MOS电容器的工艺步骤。就是说，在任何工艺步骤中，都可以把制作本发明的多晶硅-多晶硅/MOS叠层电容器的下述工序结合到任何现有技术的BiCMOS工艺方案中。
氧化层16是用常规的淀积工艺在衬底表面上形成的，比如化学汽相淀积(CVD)、等离子体增强CVD、溅射等，或者可以热生长氧化层16。
在制作氧化层之后，就在氧化层16之上制作第一多晶硅层18(见图2)。这样，所形成的第一多晶硅层就把氧化层包围，即密封起来。第一多晶硅层18是重掺杂层。具体地说，第一多晶硅层18包含浓度约为1×1019原子/cm3～5×1021或更高的N或P型掺杂剂。更优选的是，第一多晶硅层中的杂质浓度约为1×1020～1×1021原子/cm3。在本发明的一个实施方案中，第一多晶硅层含有SiGe。在本发明的另一个实施方案中，第一多晶硅层是一个重掺杂的N+层。
图2所示的第一多晶硅层是用本领域中众所周知的常规淀积技术形成的，这包括但不限于：CVD、等离子体增强CVD、溅射、甩涂、蒸发以及其它类似的淀积工艺。可以采用常规的离子注入工序，在淀积多晶硅层之后进行掺杂，或者可采用常规的原位掺杂淀积工艺进行原位掺杂。在形成(掺杂的或不掺杂的)多晶硅层之后，也可以用包括光刻和刻蚀的常规图形化技术对多晶硅层进行图形化。工艺流程中的这一工序所采用的刻蚀是反应离子刻蚀(RIE)工艺，它在消除多晶硅时相对于SiO2具有很高的选择性。此时，可用化学湿法工艺来清除氧化层16的任何暴露部分。
本发明中的第一多晶硅层18的厚度并不重要，但第一多晶硅层的厚度一般大约是1000～2000。再要强调的是，第一多晶硅层是MOS电容器的顶部电极，也是多晶硅-多晶硅电容器的基底平板。
本发明的下一步示于图3。具体地说，图3说明了介质层20在第一多晶硅层18表面上的形成。可以采用任何常规淀积技术，比如CVD、等离子体增强CVD、溅射、蒸发、甩涂和其它类似技术来形成介质层。任何能够用作第一多晶硅层和第二多晶硅层之间的介质的适当材料，均可用作本发明中的介质层20。此介质可以是高介质常数(k＞7)或低介质常数(k＝7或更小)材料。可用于本发明中的示范性介质材料包括但不限于：SiO2、Si3N4、聚酰胺、聚酰亚胺、含硅聚合物、钛酸锶钡、TiO2、Ta2O5，以及其它类似的介质材料。
在本发明的一个实施方案中，介质层20是一种高温氧化物，例如采用2000年2月24日提出的专利申请序号为09/512721的共同未决和共同转让的美国专利申请中所叙述的方法制作的氧化物。其内容此处结合为参考。具体地说，采用上述美国专利申请所述的快速热CVD工艺来制作高温氧化物。
介质层的厚度根据后面要制作的器件的电容量要求而改变。然而一般来说，介质层20的厚度大约是30～1000，以大约100～200最好。
然后，如图4所示，在介质层20上形成第二多晶硅层22。与第一多晶硅层18一样，第二多晶硅层22也是重掺杂层，含有浓度约为1×1019原子/cm3或更高的N或P型掺杂剂。第二多晶硅层中的掺杂剂浓度约为1×1020～1×1021原子/cm3更好。第二多晶硅层中的掺杂剂可以相同或不同于第一多晶硅层。在本发明的优选实施方案中，第二多晶硅层中的掺杂剂不同于第一多晶硅层中的掺杂剂。在本发明的另一个高度优选的实施方案中，第二多晶硅层含有SiGe(N或P掺杂的)。在本发明的再一个实施方案中，第二多晶硅层是P+重掺杂的SiGe层。
图4中所示的第二多晶硅层是采用本领域中众所周知的常规技术所形成的，包括但不限于：CVD、等离子体增强CVD、溅射、甩涂、蒸发以及其它类似淀积工艺。可以在淀积多晶硅层之后，用常规离子注入工序进行掺杂，或者，可采用常规原位掺杂淀积工艺进行原位掺杂。形成第二多晶硅层(掺杂或不掺杂的)之后，也可采用包括光刻和刻蚀的常规图形化技术，对多晶硅层进行图形化。用于工艺流程中这一步的刻蚀工序，在清除多晶硅时相对于介质材料有高度选择性。
第二多晶硅层22的厚度对于本发明并不重要，可以相同于或不同于第一多晶硅层。具体地说，第二多晶硅层的厚度大约是500～3000。要指出的是，第二多晶硅层是多晶硅-多晶硅电容器的顶部电极。
图4还示出了用常规淀积技术和刻蚀制作的可选的氮化物隔层24。这一可选的氮化物隔层也可以用RTCVD技术来制作，其淀积温度约为700℃。本发明中这一步所采用的刻蚀工序在清除氮化物时相对于多晶硅有高度选择性。
作成多晶硅-多晶硅/MOS叠层电容器之后，可以进行制作BiCMOS器件其它区域的其它工艺步骤。
可以用在本领域熟练人员众所周知的连线技术，对图4所示的叠层电容器进行连线，以便形成大电容量电容器或高压电容器。具体地说，大电容量电容器可以这样形成，即把第二多晶硅层22和区12耦合到第一电接点，并把第一多晶硅层，例如层18，耦合到可对第一多晶硅层加偏置的第二电接点。在这一并联连线结构中，叠层电容器的电容量等于MOS电容器和多晶硅-多晶硅电容器的电容量之和。
或者，可以这样形成高压电容器，即把第二多晶硅层22或第一多晶硅层18耦合到第一电接点，并把MOS电容器的基底平板，即区12，耦合到第二电接点。在优选方案中，第二多晶硅层22被耦合到第一电接点，区12被耦合到第二电接点，而第一多晶硅层18是一个浮置的多晶硅层。在这些串联布线结构中，两个电容器之间具有倒数的电容量关系，而所得到的叠层电容器可应用于比分开使用单个电容器时具有更高的电压的应用中。
虽然根据优选实施方案已经描述了本发现，但本技术领域熟练人员能够理解，可以做出形式和细节方面的上述和其它的改变而不偏离本发明的构思与范围。因此，认为本发明并不局限于所叙述和说明过的准确形式和细节，而仍在所附权利要求的范围之中。
Claims (38)
1.一种多晶硅-多晶硅/MOS叠层电容器，包含：
具有存在于其表面内的第一导电型区的半导体衬底；
存在于所述第一导电型区顶部上的栅氧化物；
密封所述栅氧化物的暴露的垂直和水平表面的第一电极层，所述第一电极层不与所述第一导电类型区接触并用作金属氧化物半导体的顶部电极和电容器的基底电极；
存在于所述第一电极层的一部分上的介质层；以及
存在于所述介质层上的第二电极层，所述第二电极层用作所述电容器的顶部电极。
2.权利要求1的多晶硅-多晶硅/MOS叠层电容器，其特征在于所述半导体衬底是选自Si、Ge、SiGe、GaAs、InAs、InP、Si/SiGe以及Si/SiO2/Si的半导体材料。
3.权利要求1的多晶硅-多晶硅/MOS叠层电容器，其特征在于所述半导体衬底包含沟槽隔离区。
4.权利要求1的多晶硅-多晶硅/MOS叠层电容器，其特征在于所述第一导电型区是高掺杂区，所含掺杂剂浓度约为1×1019原子/cm3或更高。
5.权利要求1的多晶硅-多晶硅/MOS叠层电容器，其特征在于所述第一电极层包含SiGe。
6.权利要求1的多晶硅-多晶硅/MOS叠层电容器，其特征在于所述第一电极层包含N+多晶硅。
7.权利要求1的多晶硅-多晶硅/MOS叠层电容器，其特征在于所述第一电极层的厚度约为1000～2000。
8.权利要求1的多晶硅-多晶硅/MOS叠层电容器，其特征在于所述介质层包含高介电常数材料，其介电常数大于7。
9.权利要求1的多晶硅-多晶硅/MOS叠层电容器，其特征在于所述介质层包含一种低介电常数材料，其介电常数为7或更低。
10.权利要求1的多晶硅-多晶硅/MOS叠层电容器，其特征在于所述介质层包含高温氧化物。
11.权利要求1的多晶硅-多晶硅/MOS叠层电容器，其特征在于所述介质层的厚度约为30～1000。
12.权利要求1的多晶硅-多晶硅/MOS叠层电容器，其特征在于还包含至少形成在介质层和第二电极层的暴露的侧壁上的氮化物隔层。
13.权利要求1的多晶硅-多晶硅/MOS叠层电容器，其特征在于所述第二电极层和所述第一导电型区被耦合到第一电接点，而所述第一电极层被耦合到第二电接点。
14.权利要求1或6的多晶硅-多晶硅/MOS叠层电容器，其特征在于所述第二电极层包含SiGe。
15.权利要求14的多晶硅-多晶硅/MOS叠层电容器，其特征在于所述第二电极层包含P+SiGe。
16.权利要求15的多晶硅-多晶硅/MOS叠层电容器，其特征在于所述第一导电型区是N型掺杂区。
17.权利要求1的多晶硅-多晶硅/MOS叠层电容器，其特征在于所述第二电极层的掺杂剂浓度约为1×1019原子/cm3或更高。
18.权利要求17的多晶硅-多晶硅/MOS叠层电容器，其特征在于所述掺杂剂浓度约为1×1020～1×1021原子/cm3。
19.权利要求1的多晶硅-多晶硅/MOS叠层电容器，其特征在于所述第一或第二电极层包含多晶硅，所述多晶硅用N或P型掺杂剂掺杂。
20.权利要求19的多晶硅-多晶硅/MOS叠层电容器，其特征在于所述掺杂剂是N型掺杂剂。
21.权利要求19的多晶硅-多晶硅/MOS叠层电容器，其特征在于所述多晶硅具有大约1×1019原子/cm3或更高的掺杂剂浓度。
22.权利要求21的多晶硅-多晶硅/MOS叠层电容器，其特征在于所述掺杂剂浓度约为1×1020-1×1021原子/cm3。
23.权利要求1的多晶硅-多晶硅/MOS叠层电容器，其特征在于所述第二电极层或所述第一电极层被耦合到第一电接点，并且所述第一导电类型区被耦合到第二电接点。
24.权利要求23的多晶硅-多晶硅/MOS叠层电容器，其特征在于所述第二电极层被耦合到所述第一电接点，而所述第一电极层是一个浮置层。
25.一种BiCMOS器件，包含至少权利要求1的叠层电容器。
26.权利要求25的BiCMOS器件，其特征在于还包含至少一个CMOS器件和至少一个双极型器件。
27.一种制造多晶硅-多晶硅/MOS叠层电容器的方法，包含如下步骤：
(a)在包含第一导电型区的半导体衬底表面上形成氧化层，所述氧化层覆盖所述第一导电型区；
(b)形成密封所述氧化物的暴露的垂直和水平表面的第一电极层，所述第一电极层不与所述第一导电类型区接触并用作金属氧化物半导体的顶部电极和电容器的基底电极；
(c)在所述第一电极层的一部分上形成介质层；以及
(d)在所述介质层上形成第二电极层，所述第二电极层用作所述电容器的顶部电极，其中所述第一和第二电极层中的至少一个包括SiGe。
28.权利要求27的方法，其特征在于用选自CVD、等离子体增强CVD、或溅射的淀积工艺来形成所述氧化层。
29.权利要求27的方法，其特征在于所述氧化层是用热生长工艺形成的。
30.权利要求27的方法，其特征在于所述第一电极层是用淀积工艺和离子注入步骤形成的。
31.权利要求27的方法，其特征在于所述第一电极层是用原位掺杂淀积工艺形成的。
32.权利要求27的方法，其特征在于所述介质层是一种用快速热化学汽相淀积工艺形成的高温氧化物。
33.权利要求27的方法，其特征在于所述第二电极层是用淀积工艺和离子注入步骤形成的。
34.权利要求27的方法，其特征在于所述第二电极层是用原位掺杂淀积工艺形成的。
35.权利要求27的方法，其特征在于还包含至少在所述介质层和所述第二电极层的暴露的侧壁上形成氮化物隔层。
36.权利要求35的方法，其特征在于所述氮化物隔层是用快速热化学汽相淀积工艺在大约700℃下形成的。
37.权利要求27的方法，其特征在于还包含连线工序。
38.权利要求37的方法，其特征在于采用了并联或串联的连线步骤。
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