JPH0389545A - 集積回路のためのキャパシタ - Google Patents

集積回路のためのキャパシタ

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JPH0389545A
JPH0389545A JP1226459A JP22645989A JPH0389545A JP H0389545 A JPH0389545 A JP H0389545A JP 1226459 A JP1226459 A JP 1226459A JP 22645989 A JP22645989 A JP 22645989A JP H0389545 A JPH0389545 A JP H0389545A
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JP
Japan
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layer
capacitor
metal layer
capacitance
insulating layer
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Pending
Application number
JP1226459A
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English (en)
Inventor
Yoshiki Sano
佐野　良樹
Yoshinori Ogawa
小川　嘉規
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Sharp Corp
Original Assignee
Sharp Corp
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Publication date
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors with potential-jump barrier or surface barrier
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
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    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は集積回路のためのキャパシタに関スる。
（従来の技術） 第２図にアナログ信号蓄積回路の一例を示す。
このようなアナログ信号蓄積回路は従来では、例えば液
晶表示装置の駆動回路に於いて一般的に用いられている
。信号入力線１１には３個のアナログスイッチ２１〜２
３が接続されている。アナログスイッチ２１の出力側に
はキャパシタ３１の一方の端子及びアナログスイッチ２
４が接続されている。同様に、アナログスイッチ２２の
出力側にハキャパシタ３２の一方の端子及びアナログス
イッチ２５が、アナログスイッチ２３の出力側にはキャ
パシタ３３の一方の端子及びアナログスイッチ２６がそ
れぞれ接続されている。キャパシタ３１〜３３の他方の
端子は接地されている。アナログスイッチ２４の出力側
には、キャパシタ３４の一方の端子及びバッファ４１が
接続されている。
同様に、アナログスイッチ２５の出力側にはキャパシタ
３５の一方の端子及びバッファ４２が、アナログスイッ
チ２６の出力側にはキャパシタ３６の一方の端子及びバ
ッファ４３がそれぞれ接続されている。キャパシタ３４
〜３６の他方の端子は接地されている。
アナログスイッチ２１〜２３は、アナログスイッチ制御
信号５ｔ−Ｓ３によってそれぞれ制御され、対応するア
ナログスイッチ制御信号がハイレベルのときにオンし、
ローレベルのときにオフする。
アナログスイッチ２４〜２６は、アナログスイッチ制御
信号Ｓ４がハイレベルのときにオンし、ローレベルのと
きにオフする◇ 第２図のアナログ信号蓄積回路の動作を説明する。アナ
ログスイッチ制御信号８１〜Ｓ３は、第３図に示すよう
に、順次ハイレベルにされる。アナログスイッチ制御信
号Ｓ１〜Ｓ３が／翫イレベルの期間に、アナログスイッ
チ２１〜２３がそれぞれオンすることによって、信号入
力線１１を介して入力されるアナログ信号（例えば映像
信号）Ｙがサンプリングされ、キャパシタ３１〜３３に
それぞれ蓄えられる。キャパシタ３１〜３３にアナログ
信号が蓄えられた後に、アナログスイッチ制御信号Ｓ４
がハイレベルにされ、アナログスイッチ２４〜２６が閉
じられる。このことにより、キャパシタ３１〜３３に蓄
えられている信号が、アナログスイッチ２４〜２６を介
してキャパシタ３４〜３６にそれぞれ転送され、蓄積さ
れる。キャパシタ３４〜３６に蓄えられたアナログ信号
は、ツク、ファ４１〜４３をそれぞれ介して出力される
。
アナログスイッチ２１が閉じられたときにキャパシタ３
１に蓄積される電荷をＱとし、キャパシタ３１の容量を
Ｃ１とすると、アナログスイッチ２１に接続されている
キャパシタ３１の端子の電位ｖ１は、 Ｖｔ＝Ｑ／Ｃｓ　　　　　　　　　　　　・・・（１）
と表される。アナログスイッチ２４が閉じられると、電
荷Ｑがキャパシタ３１及び３４に分配されるため、キャ
パシタ３４の容量をＣ４とすると、アナログスイッチ２
４に接続されているキャパシタ３４の端子の電位ｖ２は
、 Ｖ２＝Ｑ／　（Ｃ＋＋Ｃａ）　　　　　　　　・・・（
２）となる。電位ｖ２は電位ｖ１に等しいことが望まし
いが、容量Ｃ４の存在によりＶ２＜Ｖｌとなる。
（発明が解決しようとする課題） 上述したようなアナログ信号蓄積回路を集積回路技術を
用いて実現する場合に於いて、従来では第４図に模式的
に示す構造を有するキャパシタが用いられていた。第４
図のキャパシタは、半導体基板ｌに形成された拡散層２
上に絶縁層３を介して配設されたメタル層４を有してい
る。メタル層４上にはチップ保護のための絶縁層７が配
設され、その後、モールド樹脂８で封止されている。こ
のキャパシタを第２図のアナログ信号蓄積回路のキャパ
シタ３４として使用する場合には、メタル層４がアナロ
グスイッチ２４に接続され、拡散層２がメタル層９を介
して接地される。第４図のキャパシタではメタル層４と
半導体基板１との間に容量ＣＳが存在するが、その他に
、メタル層４とモールド樹脂８との間に浮遊容ｆｆｉ　
Ｃｓが発生する。従って（２）式の容量Ｃ４は、 Ｃａ＝ＣＢ＋Ｃｓ と表されるが、浮遊容量Ｃ８はウェハ表面の異物、モー
ルド樹脂の成分等に影響されて大きさが変動するため、
容ｊｌＣ４の大きさも変動する。このため一定の入力信
号に対して安定した電位ｖ２が得られないという問題が
生じていた。
本発明はこのような現状に鑑みてなされたものであり、
その目的とするところは、安定した容量が得られる構成
を有する集積回路のためのキャパシタを提供することに
ある。
（課題を解決するための手段〉 本発明の集積回路のためのキャパシタは、半導体基板と
、該半導体基板上に絶縁層を介して配設された第１の金
属層と、該第１の金属層上に絶縁層を介して配設された
第２の金属層とを備えており、そのことにより上記目的
が達成される。
〈作用〉 第１の金属層と半導体基板との間の容量の他に第１の金
属層と第２の金属層との間に容量が生じるが、この容量
は、ウェハ表面の異物やモールド樹脂の成分による影響
を殆ど受けない。
（実施例） 本発明を実施例について以下に説明する。
第１図に本発明の一実施例の構成を模式的に示す。本実
施例は、半導体基板１と、半導体基板ｌに形成された拡
散層２上に絶縁層３を介して配設された第１のメタル層
４と、メタル層４上に絶縁層５を介して配設された第２
のメタル層６とを備えている。第２のメタル層６上には
チップ保護のための絶縁層７が配設され、その後、モー
ルド樹脂８によって封止されている。第１図のキャパシ
タが第２図のアナログ信号蓄積回路に於いて牛ヤパシタ
３４として使用される場合には、第１のメタル層４はア
ナログスイッチ２４に接続され、拡散層２にはメタル層
９を介して接地電位が与えられる。第２のメタル層６に
は適切な電位が与えられる。
第１図のキャパシタでは、第１のメタル層４と半導体基
板ｌとの間に容量Ｃ８が生じ、第１のメタル層４と第２
のメタル層６との間に容量Ｃ１１が生じる。容量Ｃ１１
の大きさは、ウェハ表面の異物やモールド樹脂の成分の
影響を殆ど受けずに安定しているので、このキャパシタ
の総合的な容量Ｃも安定したものになる。ここで容ｔｃ
は、 Ｃ＝Ｃａ＋Ｃｎ　　　　　　　　　　　　−（３）であ
る。
（発明の効果〉 本発明によれば、ウェハ表面の異物やモールド樹脂の成
分による影響を殆ど受けない安定した容量が得られる集
積回路のためのキャパシタが提供される。本発明のキャ
パシタを用いることにより、アナログ信号蓄積回路等の
アナログ信号を扱う回路の性能及び特性が大きく向上す
る。
４、　゛　　の　　　な！　Ｉ 第１図は本発明の一実施例の模式的な断面図、第２図は
アナログ信号蓄積回路の一例の回路図、第３図は第２図
のアナログ信号蓄積回路の駆動方式を示すタイミングチ
ャート、第４図は従来例の模式的な断面図である。
１・・・半導体基板、２・・・拡散層、３．５．７・・
・絶縁層、４・・・第１のメタル層、６・・・第２のメ
タル層、８・・・モールド樹脂、９・・・メタル層。
以上

Claims (1)

    【特許請求の範囲】
  1. １、半導体基板と、該半導体基板上に絶縁層を介して配
    設された第１の金属層と、該第１の金属層上に絶縁層を
    介して配設された第２の金属層とを備えた集積回路のた
    めのキャパシタ。
JP1226459A 1989-08-31 1989-08-31 集積回路のためのキャパシタ Pending JPH0389545A (ja)

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JP1226459A JPH0389545A (ja) 1989-08-31 1989-08-31 集積回路のためのキャパシタ
US07/571,864 US5119267A (en) 1989-08-31 1990-08-24 Capacitor for an integrated circuit
EP90309520A EP0415774A1 (en) 1989-08-31 1990-08-30 Capacitor for an integrated circuit

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US5119267A (en) 1992-06-02
EP0415774A1 (en) 1991-03-06

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