JPS60257553A - 半導体装置 - Google Patents
半導体装置Info
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- JPS60257553A JPS60257553A JP11314484A JP11314484A JPS60257553A JP S60257553 A JPS60257553 A JP S60257553A JP 11314484 A JP11314484 A JP 11314484A JP 11314484 A JP11314484 A JP 11314484A JP S60257553 A JPS60257553 A JP S60257553A
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- Japan
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- wiring layer
- insulating film
- layer
- side electrode
- film layer
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野）
この発明はコンデンサ内蔵型〜を変換器などの半導体集
積回路装置におけるコンデンサへのノイズの混入を防止
するようにした半導体装置に関する。
積回路装置におけるコンデンサへのノイズの混入を防止
するようにした半導体装置に関する。
（従来技術）
従来このような分野において、コンデンサ内蔵の高速用
並列比較形Ａ／Ｄ変換器は、たとえば、ＲＣＡテクニカ
ルニュース ＣＡ３３００ Ｔｙｐｅ （６ビン） Ａ
／１） ） Ｆｉｌｅ ｔｋ １３１６に書かれている
。その中の１つのＡ／Ｄ変換回路を第３図に示す。
並列比較形Ａ／Ｄ変換器は、たとえば、ＲＣＡテクニカ
ルニュース ＣＡ３３００ Ｔｙｐｅ （６ビン） Ａ
／１） ） Ｆｉｌｅ ｔｋ １３１６に書かれている
。その中の１つのＡ／Ｄ変換回路を第３図に示す。
この第３図において、基準電圧端子１、入力信号端子２
はそれぞれφ１同期スイッチ３、φ２同期スイッチ４を
介して接続点５に接続されている。
はそれぞれφ１同期スイッチ３、φ２同期スイッチ４を
介して接続点５に接続されている。
この接続点５は内蔵コンデンサ６全通してコンパレータ
７の入力端８に接続されている。
７の入力端８に接続されている。
コンパン−タフの出力端１０と入力端８間には、φ１１
側スイッチ９が接続されている。コンパレータ７の出力
端１０はランチ回路１１を通して出力端１２に接続され
ている。
側スイッチ９が接続されている。コンパレータ７の出力
端１０はランチ回路１１を通して出力端１２に接続され
ている。
第４図（ａ） 、 （ｂ）に示すφ１．φ２はそれぞれ
φｌ同期スイッチ３，９、φ２同期スイッチ４の制御信
号である。ここでは、制御信号φ１．φ２の「Ｈ」レベ
ルのときに、φｌ同期スイッチ３，９、φ２同期スイッ
チ４が導通し、制御信号φ１．φ２が「Ｌ」レベルのと
きに非導通となる。
φｌ同期スイッチ３，９、φ２同期スイッチ４の制御信
号である。ここでは、制御信号φ１．φ２の「Ｈ」レベ
ルのときに、φｌ同期スイッチ３，９、φ２同期スイッ
チ４が導通し、制御信号φ１．φ２が「Ｌ」レベルのと
きに非導通となる。
次に、第３図の１’−１０変換回路の動作について説明
する。φ１同期スイッチ３と９、φ２同期スイッチ４に
それぞれ第４図（ａ）、第４図（ｂ）に示す制御信号φ
１．φ２がそれぞれ加わっているため、φ１同期スイッ
チ３と９、φ２同期スイッチ４は交互に、導通、非導通
を繰り返す。
する。φ１同期スイッチ３と９、φ２同期スイッチ４に
それぞれ第４図（ａ）、第４図（ｂ）に示す制御信号φ
１．φ２がそれぞれ加わっているため、φ１同期スイッ
チ３と９、φ２同期スイッチ４は交互に、導通、非導通
を繰り返す。
また、コンパレータ７のしきい値は（ＶＤＤＣプラス側
電源） −Ｖｓｓ （マイナス側電源））／２に設定し
である。この回路は基準電圧端子１の基準電圧’ ＶＲ
ＥＦに対し、入力信号端子２の入力信号ＶＩＮの大小を
比較するものである。
電源） −Ｖｓｓ （マイナス側電源））／２に設定し
である。この回路は基準電圧端子１の基準電圧’ ＶＲ
ＥＦに対し、入力信号端子２の入力信号ＶＩＮの大小を
比較するものである。
第４図（ａ）、第４図（ｂ）の制御信号φ１．φ２のＴ
１区間においては、φ１同期スイッチ３，９が導通し、
内蔵コンデンサ６の入力側（Ａ電極）に基準電圧ＶＲＥ
Ｆが設定され、コンパレータ７側（Ｂ電極）がほぼ（Ｖ
ＤＤ−Ｖｓｓ ）／２に設定される。
１区間においては、φ１同期スイッチ３，９が導通し、
内蔵コンデンサ６の入力側（Ａ電極）に基準電圧ＶＲＥ
Ｆが設定され、コンパレータ７側（Ｂ電極）がほぼ（Ｖ
ＤＤ−Ｖｓｓ ）／２に設定される。
次のＴ２区間において、φ１同期スイッチ３，９は非導
通、φ２同期スイッチ４が導通する。このとき、入力信
号ＶＩＮがＴ８区間中に内蔵コンデンサ６のＡ電極側に
加えられた基準電圧ＶＲＥＦより小さい場合、コンパレ
ータ７の入力端８の電圧が下がｆ）、コ７パＶ−夕７の
出力端１ｏが「Ｈ」レベルとなり、ラッチ回路１１の出
力端１ｏは「■（」となる。
通、φ２同期スイッチ４が導通する。このとき、入力信
号ＶＩＮがＴ８区間中に内蔵コンデンサ６のＡ電極側に
加えられた基準電圧ＶＲＥＦより小さい場合、コンパレ
ータ７の入力端８の電圧が下がｆ）、コ７パＶ−夕７の
出力端１ｏが「Ｈ」レベルとなり、ラッチ回路１１の出
力端１ｏは「■（」となる。
逆に、ＶＩＮ ＞ ＶＲＢＦ Ｉ） 場合、コンパレー
タ７の入力端８の電圧が上がり、コンパレータ７の出力
端１０がｒＬＪレベルとなって、ラッチ回路１１の出力
端１０に出る。次にＴ２期間の後段において、ランチ回
路１１にランチされ、出力される。
タ７の入力端８の電圧が上がり、コンパレータ７の出力
端１０がｒＬＪレベルとなって、ラッチ回路１１の出力
端１０に出る。次にＴ２期間の後段において、ランチ回
路１１にランチされ、出力される。
このような回路を半導体集積１回路として、半導体基板
上に作る場合、コンデンサ６の構造は第５図のようにな
る。この第５図の３１は半導体基板、３２は半導体基板
３１とは異なる半導体特性を有する拡散層、３３は絶縁
膜層、３４は配線層、３５は拡散層３２の引き出し配線
、３６は保護膜であり、ここにおいて、内蔵コンデンサ
６（容量Ｃｏ）のＡ側電極が拡散層３２、Ｂ側電極が配
線層３４で絶縁膜層３３を挾んでコンデンサ構造になっ
ている。
上に作る場合、コンデンサ６の構造は第５図のようにな
る。この第５図の３１は半導体基板、３２は半導体基板
３１とは異なる半導体特性を有する拡散層、３３は絶縁
膜層、３４は配線層、３５は拡散層３２の引き出し配線
、３６は保護膜であり、ここにおいて、内蔵コンデンサ
６（容量Ｃｏ）のＡ側電極が拡散層３２、Ｂ側電極が配
線層３４で絶縁膜層３３を挾んでコンデンサ構造になっ
ている。
この構造では、拡散層３２と半導体基板３１の接合容量
が発生する。またこのような高速用並列比較形Ａる変換
器の場合、ＩＣ内部の信号の周波数が高く、第４図のよ
うに、φ１同期スイッチ９カＴ２区間で非導通になって
いる間、コンパレータ７の入力端８はフローティングに
なり、外部からの影響を受けやすい。
が発生する。またこのような高速用並列比較形Ａる変換
器の場合、ＩＣ内部の信号の周波数が高く、第４図のよ
うに、φ１同期スイッチ９カＴ２区間で非導通になって
いる間、コンパレータ７の入力端８はフローティングに
なり、外部からの影響を受けやすい。
特に、近年普通のロジック回路ＩＣ内に〜を変換器が内
蔵されることが多く、ノイズ発生源が多くあり、その影
響を受けるこ犠が多くなる欠点があった。
蔵されることが多く、ノイズ発生源が多くあり、その影
響を受けるこ犠が多くなる欠点があった。
第５図の内蔵コンデンサ６のＢ側電極で、φ１１側スイ
ッチ９が開くと、コンパレータ７はＭＯＳの場合、入力
インピーダンスが無限大となる。したがって、Ｂ側電極
は極めてノイズを拾い易い構造となっている。
ッチ９が開くと、コンパレータ７はＭＯＳの場合、入力
インピーダンスが無限大となる。したがって、Ｂ側電極
は極めてノイズを拾い易い構造となっている。
これに対して、Ａ側電極はφ１同期スイッチ３、φ２同
期スイッチ４のいずれかが閉じており、かつ基準電圧ｖ
ＲＥＦ、入力信号ＶＩＮの出力インピーダンスは一般に
小さいため、ノイズを拾うという問題は生じない。
期スイッチ４のいずれかが閉じており、かつ基準電圧ｖ
ＲＥＦ、入力信号ＶＩＮの出力インピーダンスは一般に
小さいため、ノイズを拾うという問題は生じない。
（発明の目的）
この発明の目的は、ＩＣ内蔵コンデンサが外部から影響
されない半導体装置を得ることにある。
されない半導体装置を得ることにある。
（発明の要点）
この発明の要点は、半導体基板上にインピーダンスの大
きな入力端に接続された第１の配線層上に中間の絶縁膜
層を介してインピーダンスの小さい出力端に接続された
第２の配線層を形成してコンデンサ構造を形成すること
にある。
きな入力端に接続された第１の配線層上に中間の絶縁膜
層を介してインピーダンスの小さい出力端に接続された
第２の配線層を形成してコンデンサ構造を形成すること
にある。
（実施例）
以下、この発明の半導体装置の実施例について図面に基
づき説明する。第１図はその一実施例の構成を示す断面
図、である。この第１図において、４１はシリコン半導
体基板であシ、このシリコン半導体基板４１上に熱酸化
膜の絶縁膜層４２が形成されている。
づき説明する。第１図はその一実施例の構成を示す断面
図、である。この第１図において、４１はシリコン半導
体基板であシ、このシリコン半導体基板４１上に熱酸化
膜の絶縁膜層４２が形成されている。
この絶縁膜層４２上にポリシリコンを２０００〜５ｏｏ
ｏＡの厚さにして第１配線層４３が形成されている。こ
の第１配線層４３および絶縁膜層４２上に中間絶縁膜層
４４が形成されている。
ｏＡの厚さにして第１配線層４３が形成されている。こ
の第１配線層４３および絶縁膜層４２上に中間絶縁膜層
４４が形成されている。
この中間絶縁膜層４４はＣＶＤ、ＰＳＧあるいはＳｉＮ
などの数１００〜数１００ＯＡの厚さに形成されている
。この中間絶縁膜層４４上には第２配線層４５が形成さ
ねでいる。第２配線層４５はポリシリコンまたはアルミ
などが使用されている。第２配線層４５上に保護膜４６
が形成されている。
などの数１００〜数１００ＯＡの厚さに形成されている
。この中間絶縁膜層４４上には第２配線層４５が形成さ
ねでいる。第２配線層４５はポリシリコンまたはアルミ
などが使用されている。第２配線層４５上に保護膜４６
が形成されている。
かくして、第１配線層４３と中間絶縁膜層４３と第２配
線層４５とによ、り、ＩＣ内蔵コンデンサ１１ ・１ （容量Ｃｏ）が構成されている。
線層４５とによ、り、ＩＣ内蔵コンデンサ１１ ・１ （容量Ｃｏ）が構成されている。
々
このＩＣ内蔵コンデンサのＡ側電極は第２配線層４５、
Ｂ側電極は第１配線層４３である。
Ｂ側電極は第１配線層４３である。
この場合のシリコン半導体基板４１は一定した電位に保
たれている。すなわち、インピーダンスが無限大となる
。ノイズを拾い易いＢ側電極を下側電極とし、インピー
ダンスが小さく、ノイズを拾わないＡ側電極を上側電極
とする。したがって、ノイズを拾い易い下側電極を上側
電極でシールドするかたちとなっている。
たれている。すなわち、インピーダンスが無限大となる
。ノイズを拾い易いＢ側電極を下側電極とし、インピー
ダンスが小さく、ノイズを拾わないＡ側電極を上側電極
とする。したがって、ノイズを拾い易い下側電極を上側
電極でシールドするかたちとなっている。
なお、通常用いられる数ＰＦのキャパシタンスを得るに
は、電極サイズは１００〜２００μ角となる。
は、電極サイズは１００〜２００μ角となる。
第２図はこの発明の半導体装置の第２の実施例を示す断
面図である。この第２図の場合はシリコン半導体基板５
１上に熱酸化膜の絶縁膜層５２が形成され、その上に第
１配線層５３が形成されている。この第１配線層５３お
よび絶縁膜層５２上に第１中間絶縁膜層５４が形成され
ている。
面図である。この第２図の場合はシリコン半導体基板５
１上に熱酸化膜の絶縁膜層５２が形成され、その上に第
１配線層５３が形成されている。この第１配線層５３お
よび絶縁膜層５２上に第１中間絶縁膜層５４が形成され
ている。
第１中間絶縁膜層５４上に第２配線層５５、第２中間絶
縁膜層５６、第３配線層５７、保護膜５８が順次積層さ
れている。
縁膜層５６、第３配線層５７、保護膜５８が順次積層さ
れている。
この第２図において、シリコン半導体基板５１、絶縁膜
層５２、第１配線層５３、第１中間絶縁膜層５４、第２
配線層５５、第２中間絶縁膜層５６までの構成は第１の
実施例と同様である。すなわち、第１配線層５３と第２
配線層５５と、第１中間絶縁膜層５４によってＩＣ内蔵
コンデンサを形成している。
層５２、第１配線層５３、第１中間絶縁膜層５４、第２
配線層５５、第２中間絶縁膜層５６までの構成は第１の
実施例と同様である。すなわち、第１配線層５３と第２
配線層５５と、第１中間絶縁膜層５４によってＩＣ内蔵
コンデンサを形成している。
第３配線層５７（通常アルミ１μ厚程度）は電源レベル
（プラス側またはマイナス側）に固定されており、コン
デンサは領域全体を覆っている。
（プラス側またはマイナス側）に固定されており、コン
デンサは領域全体を覆っている。
この第２の実施例では、第１の実施例に加えて、コンデ
ンサ（容量Ｃｏ）全体を第３配線層で覆っている。この
第３配線層５７はＳｉゲー）ＣＭＯ８においては、一般
に金属配線（アルミ）に相当するものであり、電源レベ
ル（（ト）または←）の電源電位で５〜１０Ｖ）に固定
されているため、ざらに一層のシールド効果が得られる
。
ンサ（容量Ｃｏ）全体を第３配線層で覆っている。この
第３配線層５７はＳｉゲー）ＣＭＯ８においては、一般
に金属配線（アルミ）に相当するものであり、電源レベ
ル（（ト）または←）の電源電位で５〜１０Ｖ）に固定
されているため、ざらに一層のシールド効果が得られる
。
ここでのＩＣ内蔵コンデンサは、シリコン半導体基板５
１と第３配線層５７の固定した電位に挾まハで外部ノイ
ズの影響が少なくなる。
１と第３配線層５７の固定した電位に挾まハで外部ノイ
ズの影響が少なくなる。
つまり、この実施例はノイズを拾い易いＢ側電極を、ノ
イズを拾いにくいＡ側電極でシールドし、さらに第３の
配線層でシールドしている。したがって、シールド効果
が第１の実施例と比較して、さらに一層内上する。
イズを拾いにくいＡ側電極でシールドし、さらに第３の
配線層でシールドしている。したがって、シールド効果
が第１の実施例と比較して、さらに一層内上する。
また、このように構成したコンデンサを用いたへ巾変換
器では、Ｂ側電極がシールドさハているため、外部より
のノイズを拾うことがなく、誤動作、変換ミスが、かな
りノイズの多い環境でも生じなくなる利点がある。
器では、Ｂ側電極がシールドさハているため、外部より
のノイズを拾うことがなく、誤動作、変換ミスが、かな
りノイズの多い環境でも生じなくなる利点がある。
（発明の効果）
この発明は以上説明したように、二つの配線層と中間絶
縁膜によりコンデンサを構成しているので、接合容量は
小さく、かつ一時的にフローティング状態となる電極（
ライン）を電位が安定している半導体基板と、必ずある
電位が加わっている（フローティング状態がない）配線
層によって両側より挾んでいるため、外部からのノイズ
に影響されにくくなるとともに現状プロセス技術では容
易に製造可能であるなどの利点を有する。
縁膜によりコンデンサを構成しているので、接合容量は
小さく、かつ一時的にフローティング状態となる電極（
ライン）を電位が安定している半導体基板と、必ずある
電位が加わっている（フローティング状態がない）配線
層によって両側より挾んでいるため、外部からのノイズ
に影響されにくくなるとともに現状プロセス技術では容
易に製造可能であるなどの利点を有する。
第１図はこの発明の半導体装置の一実施例の構成を示す
断面図、第２図はこの発明の半導体装置の他の実施例の
構成を示す断面図、第３図は従来のコンデンサ内蔵の高
速用並列比較形Ａ／ｐ変換器の回路図、第４図は第３図
の高速用並列比較形Ａ／Ｄ変換器に適用される制御信号
のタイムチャート、第５図は従来の半導体装置の構造を
示す断面図である。 ４ ］、 、 ５１・・・シリコン半導体基板、４２．
５２・・・絶縁膜層、４３．５３・・・第１配線層、４
４・・・中間絶縁膜層、４５．５５・・・第２配線層、
４６．５８・・・保護膜、５４・・・第１中間絶縁膜層
、５６・・・第２中間絶縁膜層、５７・・・第３配線層
。 第２図
断面図、第２図はこの発明の半導体装置の他の実施例の
構成を示す断面図、第３図は従来のコンデンサ内蔵の高
速用並列比較形Ａ／ｐ変換器の回路図、第４図は第３図
の高速用並列比較形Ａ／Ｄ変換器に適用される制御信号
のタイムチャート、第５図は従来の半導体装置の構造を
示す断面図である。 ４ ］、 、 ５１・・・シリコン半導体基板、４２．
５２・・・絶縁膜層、４３．５３・・・第１配線層、４
４・・・中間絶縁膜層、４５．５５・・・第２配線層、
４６．５８・・・保護膜、５４・・・第１中間絶縁膜層
、５６・・・第２中間絶縁膜層、５７・・・第３配線層
。 第２図
Claims (2)
- （１）半導体基板上に形成された第１の絶縁膜層と、こ
の第１の絶縁膜層上に形成されインピーダンスの大きな
入力端に接続された第１の配線層と、この第１の配線層
上に形成された中間の絶縁膜層と、この中間の絶縁膜層
上に形成され上記第１の配線層および中間の絶縁膜層と
ともにコンデンサを形成するインピーダンスの小さい出
力端に接続された第２の配線層とよシなる半導体装置。 - （２）半導体基板上に形成された第１の絶縁膜層と、こ
の第１の絶縁膜層上に形成されインピーダンスの大きな
入力端に接続さねた第１の配線層と、この第１の配線層
上に形成された中間の絶縁膜層と、この中間の絶縁膜層
−ヒに形成され上記第１の配線層および中間の絶縁膜層
とともにコンデンサを形成するインピーダンスの小さい
出力端に接続された第２の配線層と、上記コンデンサ部
分を覆う絶縁膜層を介して形成され固定した電位が加わ
っている第３の配線層とよりなる半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11314484A JPS60257553A (ja) | 1984-06-04 | 1984-06-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11314484A JPS60257553A (ja) | 1984-06-04 | 1984-06-04 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60257553A true JPS60257553A (ja) | 1985-12-19 |
Family
ID=14604683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11314484A Pending JPS60257553A (ja) | 1984-06-04 | 1984-06-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60257553A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01209818A (ja) * | 1988-01-25 | 1989-08-23 | Honeywell Inc | 変換回路 |
| US5119267A (en) * | 1989-08-31 | 1992-06-02 | Sharp Kabushiki Kaisha | Capacitor for an integrated circuit |
| EP0809290A2 (en) * | 1996-05-22 | 1997-11-26 | International Business Machines Corporation | Multi-layer interconnect for integrated circuit |
| WO2008010028A1 (en) * | 2006-06-15 | 2008-01-24 | Freescale Semiconductor, Inc. | Mim capacitor integration |
-
1984
- 1984-06-04 JP JP11314484A patent/JPS60257553A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01209818A (ja) * | 1988-01-25 | 1989-08-23 | Honeywell Inc | 変換回路 |
| US5119267A (en) * | 1989-08-31 | 1992-06-02 | Sharp Kabushiki Kaisha | Capacitor for an integrated circuit |
| EP0809290A2 (en) * | 1996-05-22 | 1997-11-26 | International Business Machines Corporation | Multi-layer interconnect for integrated circuit |
| EP0809290A3 (en) * | 1996-05-22 | 2000-05-17 | International Business Machines Corporation | Multi-layer interconnect for integrated circuit |
| US6426544B1 (en) | 1996-05-22 | 2002-07-30 | International Business Machines Corporation | Flexible interconnections with dual-metal dual-stud structure |
| WO2008010028A1 (en) * | 2006-06-15 | 2008-01-24 | Freescale Semiconductor, Inc. | Mim capacitor integration |
| US7956400B2 (en) | 2006-06-15 | 2011-06-07 | Freescale Semiconductor, Inc. | MIM capacitor integration |
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