JPS59229834A - 電荷転送装置 - Google Patents
電荷転送装置Info
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- JPS59229834A JPS59229834A JP10412283A JP10412283A JPS59229834A JP S59229834 A JPS59229834 A JP S59229834A JP 10412283 A JP10412283 A JP 10412283A JP 10412283 A JP10412283 A JP 10412283A JP S59229834 A JPS59229834 A JP S59229834A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、電荷転送装置に関する。
電荷転送装置（以下ＣＣＤと略称する）は、アナログ信
号の遅延縁として、テレビ、 ＶＴＲ、ヒデオカメラな
どビデオ信号処理の分野で、多くの用途が見出されてい
る。周知のように、ＣＣＤの遅延原理は、電荷を転送し
、この転送時間を利用したものである。またＣＣＤの出
力信号は、一般に電荷ではなく電圧として取り出される
。
号の遅延縁として、テレビ、 ＶＴＲ、ヒデオカメラな
どビデオ信号処理の分野で、多くの用途が見出されてい
る。周知のように、ＣＣＤの遅延原理は、電荷を転送し
、この転送時間を利用したものである。またＣＣＤの出
力信号は、一般に電荷ではなく電圧として取り出される
。
以下、信号電荷を出力信号電圧に変換する従来のＣＣＤ
を図面を用いて説明する。
を図面を用いて説明する。
第１図は、従来のＣＣＤを説明するためのＣＣＤの出力
部の一例を示す要部断面図、第２図は屏１図の要部平面
図である。同図において、１はＰｆｉの半導体基板、２
はＮ型の埋込みチャネル６はＰ型イオン打込層、４は転
送ゲート電極。
部の一例を示す要部断面図、第２図は屏１図の要部平面
図である。同図において、１はＰｆｉの半導体基板、２
はＮ型の埋込みチャネル６はＰ型イオン打込層、４は転
送ゲート電極。
５は蓄積ゲート電極、６は出力用へ型拡敏層。
（以下、単に出力拡散層という）が、リセットＭＯ８Ｆ
ＥＴ （以下単にリセットＦＥＴという）のソース電極
であり、７はリセットＦＦ、Ｔのドレイン電極、８はリ
セットＦｈｉＴのゲート電極、９は二酸化シリコンから
なる絶縁物を示す。
ＥＴ （以下単にリセットＦＥＴという）のソース電極
であり、７はリセットＦＦ、Ｔのドレイン電極、８はリ
セットＦｈｉＴのゲート電極、９は二酸化シリコンから
なる絶縁物を示す。
また１０は外部電源、 ２１．２２は駆動信号φ０．も
の入力端子、２３はリセット信号φ、′の入力繻子を示
す。なお前記２〜５，２１および２２は電荷転送部を構
成している。
の入力端子、２３はリセット信号φ、′の入力繻子を示
す。なお前記２〜５，２１および２２は電荷転送部を構
成している。
さら［１０１，１０３はそれぞれ出力バッ７ア用の。
第１のソースフォロワを構成するソースフォロ。
ワＦＥＴと電流源用ＦＥＴを示し、 １０２，１０５は
それ゛ぞれ第２のソースフォロワを構成するソースフ５
オロワＦＥＴと電流源ＦＥＴを示す。１１０は信号比。
それ゛ぞれ第２のソースフォロワを構成するソースフ５
オロワＦＥＴと電流源ＦＥＴを示す。１１０は信号比。
力電圧の出力端子を示す。
この第１図のＣＣＤは一般によく用いられるＮ”チャネ
ル２相駆動方式であり、また、この動作。
ル２相駆動方式であり、また、この動作。
原理は次のようである。すなわち、ＣＣＤの入力０ゲー
ト（図示せず）で注入された信号電荷電子が、ゲート電
極４，５下の電位井戸を経由して、出力拡散層６へ転送
され、その結果、この出ガ拡散層乙の容量と第１のソー
スフォロワＦＥＴ１０ｆのゲート入力容量との相の容、
ｔＩＯ６（以下変換５容蓋という）により、前記信号電
荷が出力電圧として取り出される。信号電荷をＱ、出力
電圧をΔＶ、変換容量をＣｒｔとすると △Ｖ ＝ ＷＣＨ・・・（式１） の関係がある。
ト（図示せず）で注入された信号電荷電子が、ゲート電
極４，５下の電位井戸を経由して、出力拡散層６へ転送
され、その結果、この出ガ拡散層乙の容量と第１のソー
スフォロワＦＥＴ１０ｆのゲート入力容量との相の容、
ｔＩＯ６（以下変換５容蓋という）により、前記信号電
荷が出力電圧として取り出される。信号電荷をＱ、出力
電圧をΔＶ、変換容量をＣｒｔとすると △Ｖ ＝ ＷＣＨ・・・（式１） の関係がある。
前記出力電圧は第１のソースフォロワＦＥＴ１０１第２
のソースフォロワ１０２を経て出方端子１１０へ取り出
される。したがって出力電圧△■のバイアス電圧ＹＶＩ
とすると出方端のバイアス電圧ｖｒｔｔ−ｘ、 ＶＬ＝
Ｖｚ −Ｖａｓ、 −Ｖａｎ、 トナル。
のソースフォロワ１０２を経て出方端子１１０へ取り出
される。したがって出力電圧△■のバイアス電圧ＹＶＩ
とすると出方端のバイアス電圧ｖｒｔｔ−ｘ、 ＶＬ＝
Ｖｚ −Ｖａｓ、 −Ｖａｎ、 トナル。
ここでＶＧ、９１．ｖＧＳ、はそれぞれ第１ソースフオ
ロワＦＥＴ 、第２ソースフオロワＦＥＴのゲートソー
ス間電圧である。従来技術の一例は第１表に示す構成値
であり、電（ｇ ＶＲが１２Ｖの場合（第１表α）は正
常に動作するが、消費電力を低減するため電源ｖＲを９
ｖまで低下すると出力端１１Ｇのバイアス電圧ＶＺ、が
Ｌ７Ｖ（第１表ｂ）と低くなり、出力のダイナミックレ
ンジが少なくなり不都合である。
ロワＦＥＴ 、第２ソースフオロワＦＥＴのゲートソー
ス間電圧である。従来技術の一例は第１表に示す構成値
であり、電（ｇ ＶＲが１２Ｖの場合（第１表α）は正
常に動作するが、消費電力を低減するため電源ｖＲを９
ｖまで低下すると出力端１１Ｇのバイアス電圧ＶＺ、が
Ｌ７Ｖ（第１表ｂ）と低くなり、出力のダイナミックレ
ンジが少なくなり不都合である。
また出力ダイナミックレンジを確保するためＦＥＴ１０
１のチャネル幅へを太ぎくして、ゲート、ソース間電圧
Ｖａｓ１）、−少なくすることも考えられる。チャネル
幅Ｗとゲートソース間電圧ＶＧＳのである。ここでＬは
ＦＥＴのチャネル長、 ■りはＦＥＴのドレイン電流、
■ｒｇはしき（・値電圧、Ａは比例定数を示す。また
チャネル幅Ｗとゲート入力容量ＣＩＮの関係は大略 ｃｒｙ ： Ｋ、Ｌ、Ｗ ・・・（式３）ここでＫは
比例定数 であり、チャネル幅Ｗを大きくするとゲート入力容量も
大きくなる。そのため、変換容量ｃＨ１０６も大きくな
り、（式１）にしたがって出力電圧ΔＶが小さくなる不
都合がある。例えば第１表Ｃに示すように、 ＦＥＴ１
ｏ１のチャネル幅Ｗを１６８μｍと大きくすると、ゲー
トソース間電圧ｖＧＳ−工１．７ｖと少なくなり、出力
端のバイアス電圧は３．４ｖと大きくなり、ダイナミッ
クレンジは確保されるが、変換容量Ｃｎがｏ、１１ＰＦ
と大きくなり。
１のチャネル幅へを太ぎくして、ゲート、ソース間電圧
Ｖａｓ１）、−少なくすることも考えられる。チャネル
幅Ｗとゲートソース間電圧ＶＧＳのである。ここでＬは
ＦＥＴのチャネル長、 ■りはＦＥＴのドレイン電流、
■ｒｇはしき（・値電圧、Ａは比例定数を示す。また
チャネル幅Ｗとゲート入力容量ＣＩＮの関係は大略 ｃｒｙ ： Ｋ、Ｌ、Ｗ ・・・（式３）ここでＫは
比例定数 であり、チャネル幅Ｗを大きくするとゲート入力容量も
大きくなる。そのため、変換容量ｃＨ１０６も大きくな
り、（式１）にしたがって出力電圧ΔＶが小さくなる不
都合がある。例えば第１表Ｃに示すように、 ＦＥＴ１
ｏ１のチャネル幅Ｗを１６８μｍと大きくすると、ゲー
トソース間電圧ｖＧＳ−工１．７ｖと少なくなり、出力
端のバイアス電圧は３．４ｖと大きくなり、ダイナミッ
クレンジは確保されるが、変換容量Ｃｎがｏ、１１ＰＦ
と大きくなり。
出力電圧Δ■が０．４５ＶＰＦとなって不都合である。
またゲートソース間電圧Ｖａｓ、を小さくするため（式
２）にしたかってドレイン’ＮｊＬａｌＤ１を小さくす
ることも考えられる。この場合ＦＥＴの相互コンダクタ
ンス！ＩｒＩＬが の関係にあり、低下する。その結果、ＦＥＴの通過周波
数帯域ｆｃＬＬｔが（式５）にしたがって低下する。
２）にしたかってドレイン’ＮｊＬａｌＤ１を小さくす
ることも考えられる。この場合ＦＥＴの相互コンダクタ
ンス！ＩｒＩＬが の関係にあり、低下する。その結果、ＦＥＴの通過周波
数帯域ｆｃＬＬｔが（式５）にしたがって低下する。
ｆＣＬＬｔ＝」と ・・・（式５）ここでらはＦＥ
Ｔの出力容量、 ＦＥＴ１０１においては第２ンースフ
オロワＦＥＴ１０２のゲート入力容量を含み第１図の符
号１０７で示す容量ら、である。
Ｔの出力容量、 ＦＥＴ１０１においては第２ンースフ
オロワＦＥＴ１０２のゲート入力容量を含み第１図の符
号１０７で示す容量ら、である。
例えば第１表ｄに示すように、 ＦＥＴ１０１のドレイ
ン電流■Ｄ１ を６．５μＡと少なくすると、 ｖａｓ
、は１．７■と少な（なり、出力バイアス電圧は３．４
Ｖと大きくなる。しかしＦＥＴ１０１の相互コンダクタ
ンス！Ｉｒｎ１ が２７゜５μｓと少な（なり２通過周
波数帯域ｆｃｕｔが１４ＭＨｚから７■セと少なくなり
ビデオ周波数に関して不都合である。なお出力端に接続
されている第２ソースフオロワＦＥＴ１０２は負荷容。
ン電流■Ｄ１ を６．５μＡと少なくすると、 ｖａｓ
、は１．７■と少な（なり、出力バイアス電圧は３．４
Ｖと大きくなる。しかしＦＥＴ１０１の相互コンダクタ
ンス！Ｉｒｎ１ が２７゜５μｓと少な（なり２通過周
波数帯域ｆｃｕｔが１４ＭＨｚから７■セと少なくなり
ビデオ周波数に関して不都合である。なお出力端に接続
されている第２ソースフオロワＦＥＴ１０２は負荷容。
１１ｏＰＦでも通過帯域が１０Ｍ１″ｌｚ以上となるよ
うにチャネル幅は４００μｍ以上と大きくしである。
うにチャネル幅は４００μｍ以上と大きくしである。
以上述べたように、従来技術では一省電力のだめ電源′
電圧を低くすると、出力ダイナミックレンジが低下する
か、出力電圧が低下するか１通過周波数帯域が低下する
かのいずれかの欠点を有している。
電圧を低くすると、出力ダイナミックレンジが低下する
か、出力電圧が低下するか１通過周波数帯域が低下する
かのいずれかの欠点を有している。
本発明の目的は上記した従来技術の欠点を除去し、低電
圧電源で良好に動作するＣＣＤを提供するにある。
圧電源で良好に動作するＣＣＤを提供するにある。
前記の目的を達成するために、本発明では、第１ノース
フオロワと第２ソースフオロワの間にＰチャネル型ＦＥ
Ｔから成る第６のソースフォロワを設け、Ｐチャネル型
ＦＥＴが生じる逆方向のゲートソース間′亀圧で、出力
バイアス電圧の低下を防止するようにする。
フオロワと第２ソースフオロワの間にＰチャネル型ＦＥ
Ｔから成る第６のソースフォロワを設け、Ｐチャネル型
ＦＥＴが生じる逆方向のゲートソース間′亀圧で、出力
バイアス電圧の低下を防止するようにする。
以下、本発明の一実施例を第３図に示し、こ・れについ
て説明する。
て説明する。
同図において１１１は第３のソースフォロワを構成する
ＰチャネｆｉＶＦＥＴ 、 １１２は前記ソースフォロ
ワの電流源用ＦＥＴを示す。なお第１図と同。
ＰチャネｆｉＶＦＥＴ 、 １１２は前記ソースフォロ
ワの電流源用ＦＥＴを示す。なお第１図と同。
−個所および同等部分には同一符号を付してあ。
る。
本実施例では第１のソースフォロワＦＦＪＴ１０１のソ
ースを第６のソースフォロワＦＥＴ１１１のゲート５に
嵌続し、前記ＦＥＴ１１１のソースを第２のソース。
ースを第６のソースフォロワＦＥＴ１１１のゲート５に
嵌続し、前記ＦＥＴ１１１のソースを第２のソース。
フォロワＦＥＴ１０２のゲートに接続し、前記ＦＥＴ１
ｏ２゜のソースを出力端子１１０としている。この構成
。
ｏ２゜のソースを出力端子１１０としている。この構成
。
により、 ｃａＤの出力拡散層６に発生した信号電圧の
バイアス電圧は、 Ｆｈ；Ｔｌｏｌのゲートに加えり０
れ、ＦＥＴ１０１のゲートソース間電圧■ＧＳ、たけ降
下し、第３のソースフォロワＦＥＴ１１１のゲートに印
加される。ところがＰ″ＥＴ１１１はＰチャネルＦＥＴ
の′ため、ゲートに印加されたバイアス電圧はＦＥＴ’
のゲートソース間電圧ｖＧＳ、たけ上昇してＦＥＴ１１
１５のソースに現われ、第２のソースフォロワＦＥＴ。
バイアス電圧は、 Ｆｈ；Ｔｌｏｌのゲートに加えり０
れ、ＦＥＴ１０１のゲートソース間電圧■ＧＳ、たけ降
下し、第３のソースフォロワＦＥＴ１１１のゲートに印
加される。ところがＰ″ＥＴ１１１はＰチャネルＦＥＴ
の′ため、ゲートに印加されたバイアス電圧はＦＥＴ’
のゲートソース間電圧ｖＧＳ、たけ上昇してＦＥＴ１１
１５のソースに現われ、第２のソースフォロワＦＥＴ。
１０２のゲートに印刀口される。そしてＦＥＴ１０２の
ゲートソース間電圧ＶＧＳ、の降下をして出力端＋′１
１０に机われろ。したがって入力バイアス電圧な■Ｉ出
力端子のバイアス電圧ｆ ＶＺ、とすると、第 ２
表 ■Ｌ ： ’ｌ／ｚ−ＶＧ５１＋ ＶＧ、ｌｉ、−ＶＧ
Ｓ。
ゲートソース間電圧ＶＧＳ、の降下をして出力端＋′１
１０に机われろ。したがって入力バイアス電圧な■Ｉ出
力端子のバイアス電圧ｆ ＶＺ、とすると、第 ２
表 ■Ｌ ： ’ｌ／ｚ−ＶＧ５１＋ ＶＧ、ｌｉ、−ＶＧ
Ｓ。
となって、従来技術よりも■ａｓ、の電圧だけ高くする
ことができる。実施例の動作例を第２表ａに示す。Ｐチ
ャネルＦＥＴ１１１のゲートソース電圧ｖａｓ、の２．
４■だけ従来の動作（第１表ｂ）より高くなり、出力バ
イアス電圧は電源９■にもかかわらず、 、ａ、１Ｖと
高く、良好な動作となる。また出力′遁圧△■２通過周
波数帯域ｆＣｕｔもそれぞれ１．ＯＶ 、 １８ＭＨｇ
、！−良好テアル。
ことができる。実施例の動作例を第２表ａに示す。Ｐチ
ャネルＦＥＴ１１１のゲートソース電圧ｖａｓ、の２．
４■だけ従来の動作（第１表ｂ）より高くなり、出力バ
イアス電圧は電源９■にもかかわらず、 、ａ、１Ｖと
高く、良好な動作となる。また出力′遁圧△■２通過周
波数帯域ｆＣｕｔもそれぞれ１．ＯＶ 、 １８ＭＨｇ
、！−良好テアル。
また新たな効果として、ＣＣＤの出力電圧Δ■を犬き（
することができる。第２表すに示すように。
することができる。第２表すに示すように。
ＦＥＴ１０１のチャネル幅異を２１μｍと小さくするこ
とにより、そのゲート入力容量を小さくシ、ＣＣＤの変
換容＊ ｃｍをｏ、ｏ４ＰＦと小さくする。出力拡散層
６の容量は０．０２ＰＦであり、 ＦＥＴ１０１のゲー
ト入力容量が０．０２ＰＦで拡散層容量とゲート入力容
量をほぼ等しくしである。その結果（式１）にしたがっ
て出力電圧Δ■は１．３■と大きくなる。
とにより、そのゲート入力容量を小さくシ、ＣＣＤの変
換容＊ ｃｍをｏ、ｏ４ＰＦと小さくする。出力拡散層
６の容量は０．０２ＰＦであり、 ＦＥＴ１０１のゲー
ト入力容量が０．０２ＰＦで拡散層容量とゲート入力容
量をほぼ等しくしである。その結果（式１）にしたがっ
て出力電圧Δ■は１．３■と大きくなる。
従来技術ではＦＥＴ１０１のチャネル幅を少なくすると
ゲートソース間電圧■ＧＳｌが大きくなり、出力バイア
ス電圧ｙＬが低くなってダイナミックレンジが狭くなる
不都合がありたが、本実施例においては、前記■ａｓ、
が大きくなった量だけＰチャネルＦＥＴ１１１のゲート
ソース間電圧ｖＧＳｓで補償するため、出力バイアス電
圧■Ｌは３．１■と高くなり、良好に動作する。
ゲートソース間電圧■ＧＳｌが大きくなり、出力バイア
ス電圧ｙＬが低くなってダイナミックレンジが狭くなる
不都合がありたが、本実施例においては、前記■ａｓ、
が大きくなった量だけＰチャネルＦＥＴ１１１のゲート
ソース間電圧ｖＧＳｓで補償するため、出力バイアス電
圧■Ｌは３．１■と高くなり、良好に動作する。
また本発明による第３図に示す実施例は電源ＶＪＩを９
■に低くして良好に動作させることができる。さらに本
発明によれば電源電圧５〜６■化も可能であり、したが
ってボータプルＶＴＲ、ビデオカメラなど電池で動作す
る機器において、好適である。
■に低くして良好に動作させることができる。さらに本
発明によれば電源電圧５〜６■化も可能であり、したが
ってボータプルＶＴＲ、ビデオカメラなど電池で動作す
る機器において、好適である。
また第４図に本発明をＣＯＤと同じ半導体基板上に構成
した実施例を示す。第４図において、１１３はＰチャネ
ルＦＥＴを作るためのＮ型層のフェル領域を示す。第３
図と同等のものは同符号である。第４図において、Ｐ型
半導体基板上にＣＣＤを構成しているため、ＦＥＴ１０
１．１０２などのＮチャネルＦＥＴは同様に作れる。し
かし、ＰチャネルＦＥＴはＮｆｉ半導体上に作るのでＮ
型のウニβ・１１３を設けている。本実施例の等価回路
は第３図と同等であり、第６図の実施例と同等の効果が
ある。
した実施例を示す。第４図において、１１３はＰチャネ
ルＦＥＴを作るためのＮ型層のフェル領域を示す。第３
図と同等のものは同符号である。第４図において、Ｐ型
半導体基板上にＣＣＤを構成しているため、ＦＥＴ１０
１．１０２などのＮチャネルＦＥＴは同様に作れる。し
かし、ＰチャネルＦＥＴはＮｆｉ半導体上に作るのでＮ
型のウニβ・１１３を設けている。本実施例の等価回路
は第３図と同等であり、第６図の実施例と同等の効果が
ある。
また第５図に本発明の他の実施例を示す。第５図におい
て、１２０はスイッチ制御電圧入力端子、１２１は前記
制御電圧反転用インバータ、１２２はＮチャネルＦＥＴ
スイッチ、１２３はＰチャネルＦＢＴスイッチ、１２４
はホールドコンデンサを示す。第３図と同等のものには
同様の符号を符しである。一般にＣＯＤの出力拡散層６
に現われる電圧は第６図（−）に示すように、電源電圧
■Ｒでリセットされたクシ面状の波形となり、ＣＯＤ転
送りロック周波数の成分を多く含んでいて、好ましくな
い。そのためスイッチとコンデンサから成るサンプルホ
ールド回路を通して、第６図（りに示すようにはとんと
信号成分だけとなるように波形成形を行なう。
て、１２０はスイッチ制御電圧入力端子、１２１は前記
制御電圧反転用インバータ、１２２はＮチャネルＦＥＴ
スイッチ、１２３はＰチャネルＦＢＴスイッチ、１２４
はホールドコンデンサを示す。第３図と同等のものには
同様の符号を符しである。一般にＣＯＤの出力拡散層６
に現われる電圧は第６図（−）に示すように、電源電圧
■Ｒでリセットされたクシ面状の波形となり、ＣＯＤ転
送りロック周波数の成分を多く含んでいて、好ましくな
い。そのためスイッチとコンデンサから成るサンプルホ
ールド回路を通して、第６図（りに示すようにはとんと
信号成分だけとなるように波形成形を行なう。
第５図において、ＣＣＤの出力拡散層６に現われたクシ
歯状の電圧は第１ソースフオロワＦＥＴ１０１を経て、
ＦＥＴスイッチ１２１，１２２に加えられる。前記ス
イッチ１２１，１２２は制御端子１２０の電圧がハイレ
ベルの時導通状態となり、ホールトコンデンサ１２４を
充電する。次に拡散層６の電圧がリセット電圧ＶＮに変
化する直前に、制御端子１２０の電圧をローレベルとし
、スイッチ１２１１２２を遮断状態とし、ホールドコン
デンサ１２４の電圧を維持する。前記ホールドコンデン
サ１２４の電圧なＰチャネルＦＥＴ１１１からな゛る第
３のソースフォロワを通し、さらにＮチャネルＦＥＴ１
０２．め第２のソースフォロワを経て出力端子１１０に
出力電圧として取り出す。
歯状の電圧は第１ソースフオロワＦＥＴ１０１を経て、
ＦＥＴスイッチ１２１，１２２に加えられる。前記ス
イッチ１２１，１２２は制御端子１２０の電圧がハイレ
ベルの時導通状態となり、ホールトコンデンサ１２４を
充電する。次に拡散層６の電圧がリセット電圧ＶＮに変
化する直前に、制御端子１２０の電圧をローレベルとし
、スイッチ１２１１２２を遮断状態とし、ホールドコン
デンサ１２４の電圧を維持する。前記ホールドコンデン
サ１２４の電圧なＰチャネルＦＥＴ１１１からな゛る第
３のソースフォロワを通し、さらにＮチャネルＦＥＴ１
０２．め第２のソースフォロワを経て出力端子１１０に
出力電圧として取り出す。
上述したように、ＮチャネルＦＥＴ１０１の第１の゛ソ
ースフォロワとＰチャネルＦＥＴ１１１の第３のソース
フォロワの間にスイッチ１２．．１２２コンデンサ１２
４からなるサンプルホールド回路を挿入することにより
１本発明の効果を損うことなく０の出力電圧から転送り
ロックの高周波成分を取り除くことができる。
ースフォロワとＰチャネルＦＥＴ１１１の第３のソース
フォロワの間にスイッチ１２．．１２２コンデンサ１２
４からなるサンプルホールド回路を挿入することにより
１本発明の効果を損うことなく０の出力電圧から転送り
ロックの高周波成分を取り除くことができる。
以上述べたように、本発明によれば、低電圧でＣＣＤを
動作させても、出力ダイナミックレンジを確保し、出力
電圧も大きくとれ１通過周波数帯域も低下せず良好に動
作する。したがって省電力化が進み、低電圧電池で動作
するボータプルＶＴＲ、ビデオカメラなどの信号処理回
路において効果的である。
動作させても、出力ダイナミックレンジを確保し、出力
電圧も大きくとれ１通過周波数帯域も低下せず良好に動
作する。したがって省電力化が進み、低電圧電池で動作
するボータプルＶＴＲ、ビデオカメラなどの信号処理回
路において効果的である。
第１図は従来のＣＣＤの出力部を示す要部断面図、第２
図は第１図のＣＣＤ部の平面図、第３図は本発明の一実
施例のＣＣＤの出力部を示す要部断面図、第４図は第６
図の実施例の半導体基板の平面図、第５図は本発明の他
の実施例のＣＯＤの出力部を示す回路構成図、第６図は
ＣＣＤの動作を説明するための動作電圧波形図である。 １０１・・・第１のソースフォロ１７ ＦＥＴ１０２・
・・第２のソースンオロ７ ＦＥＴ１１１・・・第３の
ソース７ォロワＦＩＴ６・・・出力拡散層 代理麟理士高橋明夫 オ ／［Ｊ 矛２図
図は第１図のＣＣＤ部の平面図、第３図は本発明の一実
施例のＣＣＤの出力部を示す要部断面図、第４図は第６
図の実施例の半導体基板の平面図、第５図は本発明の他
の実施例のＣＯＤの出力部を示す回路構成図、第６図は
ＣＣＤの動作を説明するための動作電圧波形図である。 １０１・・・第１のソースフォロ１７ ＦＥＴ１０２・
・・第２のソースンオロ７ ＦＥＴ１１１・・・第３の
ソース７ォロワＦＩＴ６・・・出力拡散層 代理麟理士高橋明夫 オ ／［Ｊ 矛２図
Claims (1)
- 電荷転送部と、前記電荷転送部から信号電荷が転送され
る出力拡散層と、前記出力拡散層とケート電極を接続し
た第１のソースフォロワ−ＦＥＴと、出力端子にソース
電極を接続した第２のソースフォロワ−ＦＥＴと、前記
第１のソースフォロワ−ＦＥＴの出力信号をゲート入力
信号とし前記第２のソース７オロワＦＥＴの入力信号を
出カイ言号とするＰチャネルソースフォロワＦＥＴとか
ら構成されたことを特徴とする電荷転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10412283A JPS59229834A (ja) | 1983-06-13 | 1983-06-13 | 電荷転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10412283A JPS59229834A (ja) | 1983-06-13 | 1983-06-13 | 電荷転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59229834A true JPS59229834A (ja) | 1984-12-24 |
Family
ID=14372316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10412283A Pending JPS59229834A (ja) | 1983-06-13 | 1983-06-13 | 電荷転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59229834A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63300561A (ja) * | 1987-05-29 | 1988-12-07 | Nec Corp | 半導体装置 |
| US4996686A (en) * | 1987-05-21 | 1991-02-26 | Kabushiki Kaisha Toshiba | Charge transfer device with reset voltage generating circuit |
| US5287393A (en) * | 1991-01-18 | 1994-02-15 | Nec Corporation | Charge transfer device equipped with charge signal detector improved in sensitivity as well as in voltage amplification |
| US5892251A (en) * | 1989-06-25 | 1999-04-06 | Sony Corporation | Apparatus for transferring electric charges |
| US7015057B2 (en) | 1994-04-22 | 2006-03-21 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a drive circuit of active matrix device |
-
1983
- 1983-06-13 JP JP10412283A patent/JPS59229834A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4996686A (en) * | 1987-05-21 | 1991-02-26 | Kabushiki Kaisha Toshiba | Charge transfer device with reset voltage generating circuit |
| JPS63300561A (ja) * | 1987-05-29 | 1988-12-07 | Nec Corp | 半導体装置 |
| US5892251A (en) * | 1989-06-25 | 1999-04-06 | Sony Corporation | Apparatus for transferring electric charges |
| US5287393A (en) * | 1991-01-18 | 1994-02-15 | Nec Corporation | Charge transfer device equipped with charge signal detector improved in sensitivity as well as in voltage amplification |
| US7015057B2 (en) | 1994-04-22 | 2006-03-21 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a drive circuit of active matrix device |
| US7027022B2 (en) | 1994-04-22 | 2006-04-11 | Semiconductor Energy Laboratory Co., Ltd. | Drive circuit of active matrix type display device having buffer with parallel connected elemental circuits and manufacturing method thereof |
| US7459355B2 (en) | 1994-04-22 | 2008-12-02 | Semiconductor Energy Laboratory Co., Ltd. | Drive circuit of active matrix device and manufacturing method thereof |
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