JPH0638466B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0638466B2 JPH0638466B2 JP61290192A JP29019286A JPH0638466B2 JP H0638466 B2 JPH0638466 B2 JP H0638466B2 JP 61290192 A JP61290192 A JP 61290192A JP 29019286 A JP29019286 A JP 29019286A JP H0638466 B2 JPH0638466 B2 JP H0638466B2
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- 239000000758 substrate Substances 0.000 claims description 7
- 239000010408 film Substances 0.000 description 13
- 239000003990 capacitor Substances 0.000 description 8
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関し、特に昇圧回路
中に用いられる容量の電極形状の改良を図ったものに関
するものである。
中に用いられる容量の電極形状の改良を図ったものに関
するものである。
第３図は従来の半導体集積回路装置上に形成された昇圧
回路の一例を示すものであり、第４図は該昇圧回路の動
作を説明するためのタイミングチャートである。また、
第５図は上記回路のパターンレイアウトを示し、図にお
いて、Ｃの部分は昇圧用の容量を構成する部分である。
第６図は容量ＣのVI−VI断面図である。これらの図にお
いて、７ｃは容量Ｃの一方の電極、１８は絶縁膜、２２
はチャネル、すなわち容量Ｃの他方の電極、Ｑ１〜Ｑ３
はＭＯＳトランジスタ、１，４，９はそのドレイン、
２，５，１０はそのゲート、３，６，１１はそのソー
ス、７，８は容量電極、１２は入力端子、１２ａはφ入
力端子、１３は出力端子、１４ｃ，１５ｃ，１６ｃ，１
７ｃは容量Ｃを構成する電極７ｃの角部、２１は基板で
ある。
回路の一例を示すものであり、第４図は該昇圧回路の動
作を説明するためのタイミングチャートである。また、
第５図は上記回路のパターンレイアウトを示し、図にお
いて、Ｃの部分は昇圧用の容量を構成する部分である。
第６図は容量ＣのVI−VI断面図である。これらの図にお
いて、７ｃは容量Ｃの一方の電極、１８は絶縁膜、２２
はチャネル、すなわち容量Ｃの他方の電極、Ｑ１〜Ｑ３
はＭＯＳトランジスタ、１，４，９はそのドレイン、
２，５，１０はそのゲート、３，６，１１はそのソー
ス、７，８は容量電極、１２は入力端子、１２ａはφ入
力端子、１３は出力端子、１４ｃ，１５ｃ，１６ｃ，１
７ｃは容量Ｃを構成する電極７ｃの角部、２１は基板で
ある。
次に、第３図に示す回路の動作について説明する。時刻
ｔ0 では容量Ｃは放電した状態で、絶縁膜１８には電界
がかかっていない。時刻ｔ1 からφ入力信号により電極
７ｃとチャネル２２以外の部分との寄生容量が充電され
る。そして上記電極７ｃの電位が基板２１に対しスレッ
シュホールド電圧ＶTH以上になると、電極７ｃの下部に
チャネル２２が形成され、これが容量Ｃの他方の電極と
なる。容量Ｃが充電されたことによりＭＯＳトランジス
タＱ２はオンするが、入力信号（ｉｎｐｕｔ）が高電圧
であるため、トランジスタＱ２とＱ３のレシオにより出
力端子は低電位のままである。時刻ｔ2 で入力信号（ｉ
ｎｐｕｔ）が低電位になると同時にトランジスタＱ３が
オフする。そしてトランジスタＱ２により出力端子１３
の電位が上昇しはじめる。出力端子１３の電位の上昇が
容量Ｃを介してトランジスタＱ２のゲート５をＶcc以上
にし、出力端子１３にＶccの電圧が出力される。そして
時刻ｔ3 において、容量Ｃは放電し初期状態に戻る。以
後この動作が繰り返される。すなわち、第３図中の回路
中の容量Ｃは充放電が繰り返される。
ｔ0 では容量Ｃは放電した状態で、絶縁膜１８には電界
がかかっていない。時刻ｔ1 からφ入力信号により電極
７ｃとチャネル２２以外の部分との寄生容量が充電され
る。そして上記電極７ｃの電位が基板２１に対しスレッ
シュホールド電圧ＶTH以上になると、電極７ｃの下部に
チャネル２２が形成され、これが容量Ｃの他方の電極と
なる。容量Ｃが充電されたことによりＭＯＳトランジス
タＱ２はオンするが、入力信号（ｉｎｐｕｔ）が高電圧
であるため、トランジスタＱ２とＱ３のレシオにより出
力端子は低電位のままである。時刻ｔ2 で入力信号（ｉ
ｎｐｕｔ）が低電位になると同時にトランジスタＱ３が
オフする。そしてトランジスタＱ２により出力端子１３
の電位が上昇しはじめる。出力端子１３の電位の上昇が
容量Ｃを介してトランジスタＱ２のゲート５をＶcc以上
にし、出力端子１３にＶccの電圧が出力される。そして
時刻ｔ3 において、容量Ｃは放電し初期状態に戻る。以
後この動作が繰り返される。すなわち、第３図中の回路
中の容量Ｃは充放電が繰り返される。
従来の半導体集積回路装置は以上のように構成されてお
り、その容量Ｃは充放電を周期的に繰り返しているが、
容量Ｃの絶縁膜１８に充放電とは無関係にストレスが加
わることになり、絶縁膜破壊が生じていた。特に従来の
電極７ｃの形状では、電界の集中する角部１４ｃ〜１７
ｃで絶縁膜破壊が著しいという問題点があった。
り、その容量Ｃは充放電を周期的に繰り返しているが、
容量Ｃの絶縁膜１８に充放電とは無関係にストレスが加
わることになり、絶縁膜破壊が生じていた。特に従来の
電極７ｃの形状では、電界の集中する角部１４ｃ〜１７
ｃで絶縁膜破壊が著しいという問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、電界の集中による絶縁膜破壊が生じるのを防
ぎ、集積度向上のために絶縁膜の薄膜化による電界の増
大にも耐えることのできる容量を備えた半導体集積回路
装置を得ることを目的とする。
たもので、電界の集中による絶縁膜破壊が生じるのを防
ぎ、集積度向上のために絶縁膜の薄膜化による電界の増
大にも耐えることのできる容量を備えた半導体集積回路
装置を得ることを目的とする。
この発明に係る半導体集積回路装置は、半導体基板の一
主表面上に形成された、昇圧回路を構成する昇圧用の容
量素子を有するものにおいて、電源電圧と同程度の電圧
が印加される上記容量素子の一方の電極の平面形状を、
円弧状のパターンにより滑らかな形状となった角部を有
するものとしたものである。
主表面上に形成された、昇圧回路を構成する昇圧用の容
量素子を有するものにおいて、電源電圧と同程度の電圧
が印加される上記容量素子の一方の電極の平面形状を、
円弧状のパターンにより滑らかな形状となった角部を有
するものとしたものである。
この発明においては、電極の電界の集中しやすい角部を
円弧状のパターンにより滑らかなものとしたので、該電
極に電界が部分的に集中するのを防止でき、絶縁膜破壊
を抑制することができる。
円弧状のパターンにより滑らかなものとしたので、該電
極に電界が部分的に集中するのを防止でき、絶縁膜破壊
を抑制することができる。
以下、この発明の実施例を図について説明する。
第１図はこの発明の一実施例による半導体集積回路装置
を示すパターンレイアウト図、第２図は本実施例の容量
を示す断面図である。両図において、第５図，第６図に
示す従来例と同一符号は同じものを示し、７ｂはその平
面形状において角部を円弧状のパターンにより滑らかに
形成された電極であり、第３図に示されたものと同様の
昇圧回路により、電源電圧と同程度の電圧が印加され
る。また、１４ｂ〜１７ｂはその円弧状の角部である。
を示すパターンレイアウト図、第２図は本実施例の容量
を示す断面図である。両図において、第５図，第６図に
示す従来例と同一符号は同じものを示し、７ｂはその平
面形状において角部を円弧状のパターンにより滑らかに
形成された電極であり、第３図に示されたものと同様の
昇圧回路により、電源電圧と同程度の電圧が印加され
る。また、１４ｂ〜１７ｂはその円弧状の角部である。
このような構成になる半導体集積回路装置では、容量Ｃ
を構成する電極７ｂの角部１４ｂ〜１７ｂが円弧状とな
っているので、該角部１４ｂ〜１７ｂでの電界集中が緩
和されることになり、絶縁膜の破壊を防止でき、また絶
縁膜の薄膜化が可能となる。
を構成する電極７ｂの角部１４ｂ〜１７ｂが円弧状とな
っているので、該角部１４ｂ〜１７ｂでの電界集中が緩
和されることになり、絶縁膜の破壊を防止でき、また絶
縁膜の薄膜化が可能となる。
以上のように、この発明に係る半導体集積回路装置によ
れば、半導体基板の一主表面上に形成された、昇圧回路
を構成する昇圧用の容量素子を有するものにおいて、電
源電圧と同程度の電圧が印加される上記容量素子の一方
の電極の平面形状を、円弧状のパターンにより滑らかな
形状となった角部を有するものとしたので、上記角部で
の電界集中を緩和して、絶縁膜破壊を防止でき、また上
記絶縁膜の薄膜化を可能にでき、同じ面積でより大きな
容量を得ることができる効果がある。
れば、半導体基板の一主表面上に形成された、昇圧回路
を構成する昇圧用の容量素子を有するものにおいて、電
源電圧と同程度の電圧が印加される上記容量素子の一方
の電極の平面形状を、円弧状のパターンにより滑らかな
形状となった角部を有するものとしたので、上記角部で
の電界集中を緩和して、絶縁膜破壊を防止でき、また上
記絶縁膜の薄膜化を可能にでき、同じ面積でより大きな
容量を得ることができる効果がある。
第１図はこの発明の一実施例による半導体集積回路装置
を示すパターンレイアウト図、第２図は該実施例の容量
を示す断面図、第３図はこの発明及び従来の半導体集積
回路装置を示す回路図、第４図はこの発明及び従来の半
導体集積回路装置の回路動作を説明するための各部波形
のタイミング図、第５図は従来の半導体集積回路装置を
示すパターンレイアウト図、第６図は従来例の容量を示
す断面図である。 図において、Ｃは容量、７ｂ，７ｃは電極、１４ｂ〜１
７ｂ，１４ｃ〜１７ｃは角部、１８は絶縁膜である。 なお図中同一符号は同一又は相当部分を示す。
を示すパターンレイアウト図、第２図は該実施例の容量
を示す断面図、第３図はこの発明及び従来の半導体集積
回路装置を示す回路図、第４図はこの発明及び従来の半
導体集積回路装置の回路動作を説明するための各部波形
のタイミング図、第５図は従来の半導体集積回路装置を
示すパターンレイアウト図、第６図は従来例の容量を示
す断面図である。 図において、Ｃは容量、７ｂ，７ｃは電極、１４ｂ〜１
７ｂ，１４ｃ〜１７ｃは角部、１８は絶縁膜である。 なお図中同一符号は同一又は相当部分を示す。
Claims (2)
- 【請求項１】半導体基板の一主表面上に形成された、昇
圧回路を構成する昇圧用の容量素子を有する半導体集積
回路装置において、 電源電圧と同程度の電圧が印加される上記容量素子の一
方の電極の平面形状を、円弧状のパターンにより滑らか
な形状となった角部を有するものとしたことを特徴とす
る半導体集積回路装置。 - 【請求項２】上記容量素子は、上記半導体基板の一主表
面上に形成された絶縁膜と、 該絶縁膜上に形成された上記一方の電極と、 その表面が上記半導体基板の一主表面と一致するように
上記半導体基板中に形成されかつ上記一方の電極に相当
する位置にチャネルが形成されるように該チャネルを挟
む位置に形成された他方の電極とを有するものであるこ
とを特徴とする特許請求の範囲第１項記載の半導体集積
回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61290192A JPH0638466B2 (ja) | 1986-12-04 | 1986-12-04 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61290192A JPH0638466B2 (ja) | 1986-12-04 | 1986-12-04 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63142666A JPS63142666A (ja) | 1988-06-15 |
| JPH0638466B2 true JPH0638466B2 (ja) | 1994-05-18 |
Family
ID=17752941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61290192A Expired - Fee Related JPH0638466B2 (ja) | 1986-12-04 | 1986-12-04 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0638466B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56112750A (en) * | 1980-02-12 | 1981-09-05 | Nec Corp | Semiconductor capacitive element |
| JPS5861655A (ja) * | 1981-10-08 | 1983-04-12 | Nissan Motor Co Ltd | 半導体装置 |
-
1986
- 1986-12-04 JP JP61290192A patent/JPH0638466B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63142666A (ja) | 1988-06-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |