JPH0430181B2 - - Google Patents
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- Publication number
- JPH0430181B2 JPH0430181B2 JP3271582A JP3271582A JPH0430181B2 JP H0430181 B2 JPH0430181 B2 JP H0430181B2 JP 3271582 A JP3271582 A JP 3271582A JP 3271582 A JP3271582 A JP 3271582A JP H0430181 B2 JPH0430181 B2 JP H0430181B2
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- 238000001514 detection method Methods 0.000 claims description 31
- 239000003990 capacitor Substances 0.000 claims description 13
- 230000008878 coupling Effects 0.000 claims description 4
- 238000010168 coupling process Methods 0.000 claims description 4
- 238000005859 coupling reaction Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/762—Charge transfer devices
- H01L29/765—Charge-coupled devices
- H01L29/768—Charge-coupled devices with field effect produced by an insulated gate
- H01L29/76816—Output structures
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Description
【発明の詳細な説明】
本発明は信号検出回路に関するもので、出力の
トランジスタ回路がエミツタフオロワ又はソース
フオロワであつて、そのベース電圧又はゲート電
圧が所定のコレクタ電圧又はドレイン電圧より高
い状態においても特別な電源を用いずに信号電圧
をすべて検出できる信号検出回路に関するもので
ある。
トランジスタ回路がエミツタフオロワ又はソース
フオロワであつて、そのベース電圧又はゲート電
圧が所定のコレクタ電圧又はドレイン電圧より高
い状態においても特別な電源を用いずに信号電圧
をすべて検出できる信号検出回路に関するもので
ある。
従来のＮチヤネルMOS型BBDの検出回路は、
周知のように、信号電荷蓄積用コンデンサによつ
て、半導体の所定接合部に蓄えられた信号電圧を
ソースフオロワで外部に検出する構造のものが一
般的である。具体的な構造は第１図に示すよう
に、クロツク信号部φ1に接続された電荷蓄積用
コンデンサの結合ダイオード部N1が信号検出用
トランジスタQ1のゲート電極に接続され、同ト
ランジスタQ1のドレイン電極が回路駆動電圧VDD
の電源端子に接続され、同トランジスタQ1のソ
ース電極が抵抗Ｒを介して接地されることによ
り、このトランジスタQ1のソース電極より信号
電圧を検出すようになつている。トランジスタ
Q2はBBD信号出力部の電荷蓄積用コンデンサの
結合ダイオード部N1の信号電圧リセツト用トラ
ンジスタである。そして通常、単一電源の場合
は、BBDのMOSゲートに印加されるクロツク信
号のハイレベルと回路駆動用電源VDDの電圧は等
しい値である。
周知のように、信号電荷蓄積用コンデンサによつ
て、半導体の所定接合部に蓄えられた信号電圧を
ソースフオロワで外部に検出する構造のものが一
般的である。具体的な構造は第１図に示すよう
に、クロツク信号部φ1に接続された電荷蓄積用
コンデンサの結合ダイオード部N1が信号検出用
トランジスタQ1のゲート電極に接続され、同ト
ランジスタQ1のドレイン電極が回路駆動電圧VDD
の電源端子に接続され、同トランジスタQ1のソ
ース電極が抵抗Ｒを介して接地されることによ
り、このトランジスタQ1のソース電極より信号
電圧を検出すようになつている。トランジスタ
Q2はBBD信号出力部の電荷蓄積用コンデンサの
結合ダイオード部N1の信号電圧リセツト用トラ
ンジスタである。そして通常、単一電源の場合
は、BBDのMOSゲートに印加されるクロツク信
号のハイレベルと回路駆動用電源VDDの電圧は等
しい値である。
しかるに、ＮチヤネルMOS型BBDの動作で
は、電荷蓄積用コンデンサによつて転送され、半
導体側の所定ダイオード部に誘発された信号電圧
は以下に説明するようにクロツクハイレベルより
高い電圧になり、信号電圧検出用トランジスタの
ゲート容量が電荷蓄積用コンデンサの容量よりは
るかに小さい時には、信号電圧検出用トランジス
タのゲート電圧は上記トランジスタのドレイン電
圧よりはるかに高い電圧となり、信号電圧の一部
分が信号電圧検出用トランジスタによつて検出で
きないことになる。
は、電荷蓄積用コンデンサによつて転送され、半
導体側の所定ダイオード部に誘発された信号電圧
は以下に説明するようにクロツクハイレベルより
高い電圧になり、信号電圧検出用トランジスタの
ゲート容量が電荷蓄積用コンデンサの容量よりは
るかに小さい時には、信号電圧検出用トランジス
タのゲート電圧は上記トランジスタのドレイン電
圧よりはるかに高い電圧となり、信号電圧の一部
分が信号電圧検出用トランジスタによつて検出で
きないことになる。
ＮチヤネルMOS型BBDはMOSトランジスタ
とそのMOSゲートをゲート酸化膜を介してドレ
イン領域上に延長して形成された電荷蓄積用コン
デンサとの一対より成り立ち、それらが従属接続
されている。そして、それらが互いに逆位相関係
の２相のクロツクφ1とφ2によつて順次に駆動さ
れている。
とそのMOSゲートをゲート酸化膜を介してドレ
イン領域上に延長して形成された電荷蓄積用コン
デンサとの一対より成り立ち、それらが従属接続
されている。そして、それらが互いに逆位相関係
の２相のクロツクφ1とφ2によつて順次に駆動さ
れている。
定常動作機構は第２図に示すように、φ1＝φ2
＝０である蓄積モードと、第３図に示すように、
φ1＝０、φ2＝VCPH又はφ1＝VCPH、φ2＝０である
転送モードがある。第３図より明らかなように、
転送モード時の電荷蓄積用コンデンサのハイレベ
ルは（１＋Cb／Cb＋Cj）VCPH−VTの電圧である。こ こで、Cbは電荷蓄積用コンデンサの容量、Cjは浮
遊容量、VTはしきい値電圧である。そして、出
力検出ノードには出力検出用トランジスタのゲー
ト容量が浮遊容量として加算されるため、ハイレ
ベルは浮遊容量Cjの増加分だけ低くなるが、Cjは
Cbに比べ十分小さいため、出力検出ノードのハ
イレベルは、クロツクφ1，φ2のハイレベルVCPH、
つまりVDD電圧よりかなり高くなる。そして、出
力検出トランジスタQ1において上記のゲート電
圧がドレイン電圧よりしきい値分以上に高くなる
と、上記トランジスタQ1は三極管領域の動作と
なり、出力の直線性が低下しついには出力がクラ
ンプされることになる。
＝０である蓄積モードと、第３図に示すように、
φ1＝０、φ2＝VCPH又はφ1＝VCPH、φ2＝０である
転送モードがある。第３図より明らかなように、
転送モード時の電荷蓄積用コンデンサのハイレベ
ルは（１＋Cb／Cb＋Cj）VCPH−VTの電圧である。こ こで、Cbは電荷蓄積用コンデンサの容量、Cjは浮
遊容量、VTはしきい値電圧である。そして、出
力検出ノードには出力検出用トランジスタのゲー
ト容量が浮遊容量として加算されるため、ハイレ
ベルは浮遊容量Cjの増加分だけ低くなるが、Cjは
Cbに比べ十分小さいため、出力検出ノードのハ
イレベルは、クロツクφ1，φ2のハイレベルVCPH、
つまりVDD電圧よりかなり高くなる。そして、出
力検出トランジスタQ1において上記のゲート電
圧がドレイン電圧よりしきい値分以上に高くなる
と、上記トランジスタQ1は三極管領域の動作と
なり、出力の直線性が低下しついには出力がクラ
ンプされることになる。
そのため、通常は基板濃度、しきい値電圧、
Cb，Cj、出力検出トランジスタサイズ等を適当に
調節して、信号電圧のハイレベルをVCPH＋VTま
で低げて使用するか、もしくは二電源を使用して
VDD電圧をVCPHより高くして使用している。
Cb，Cj、出力検出トランジスタサイズ等を適当に
調節して、信号電圧のハイレベルをVCPH＋VTま
で低げて使用するか、もしくは二電源を使用して
VDD電圧をVCPHより高くして使用している。
本発明は二電源を用いずに出力検出トランジス
タのドレイン電圧をゲート電圧より高くすること
によつて、信号電圧をすべて検出することを目的
とする。
タのドレイン電圧をゲート電圧より高くすること
によつて、信号電圧をすべて検出することを目的
とする。
第４図は本発明の一実施例に係る信号検出回路
を示すものである。この回路はクロツクφ1に接
続された電荷蓄積用コンデンサの結合ダイオード
部N1と出力検出用トランジスタQ1のゲート電極
を接続し、上記トランジスタQ1のドレイン電極
はコンデンサC1を介してクロツクφ1に接続され、
さらにこのトランジスタQ1のドレイン電極は、
上記クロツクφ1と逆位相のクロツクφ2をゲート
電極に接続したトランジスタQ2を介して回路駆
動電源の電圧VDDに接続されている。そして、前
記出力検出用トランジスタQ1のソース電極に抵
抗Ｒを介して接地することにより、このソース電
極より信号電圧を検出することができる。この回
路では、第５図に示すように、出力検出用トラン
ジスタQ1のドレイン電圧V(N2)が、クロツクφ1が
Ｏの時、VCPH−VTで、同クロツクφ1がVCPHの時
2VCPH−VTとなるように、クロツクφ1に同期して
変化する。つまり、信号検出時には前記出力検出
用トランジスタQ2のドレイン電圧V(N2)は2VCPH−
VTで、同トランジスタQ2のゲート電圧V(N1)は
（１＋Cb／Cb＋Cj）VCPH−VT、すなわち、最大でも 2VCPH−VTであるため、信号電圧はすべて検出す
ることができる。このようにこの回路によつて、
MOS型BBDの信号出力電圧は最適な設計を行な
えば50％程度増大させることができ、ダイナミツ
クレンジも数デシベル向上させることができた。
この回路によれば特に低電圧動作時においても、
大きな信号出力電圧が得られる。ここで、トラン
ジスタQ3はトランジスタQ2と同じ働きをするも
ので、N2部の信号電圧リセツト用トランジスタ
である。
を示すものである。この回路はクロツクφ1に接
続された電荷蓄積用コンデンサの結合ダイオード
部N1と出力検出用トランジスタQ1のゲート電極
を接続し、上記トランジスタQ1のドレイン電極
はコンデンサC1を介してクロツクφ1に接続され、
さらにこのトランジスタQ1のドレイン電極は、
上記クロツクφ1と逆位相のクロツクφ2をゲート
電極に接続したトランジスタQ2を介して回路駆
動電源の電圧VDDに接続されている。そして、前
記出力検出用トランジスタQ1のソース電極に抵
抗Ｒを介して接地することにより、このソース電
極より信号電圧を検出することができる。この回
路では、第５図に示すように、出力検出用トラン
ジスタQ1のドレイン電圧V(N2)が、クロツクφ1が
Ｏの時、VCPH−VTで、同クロツクφ1がVCPHの時
2VCPH−VTとなるように、クロツクφ1に同期して
変化する。つまり、信号検出時には前記出力検出
用トランジスタQ2のドレイン電圧V(N2)は2VCPH−
VTで、同トランジスタQ2のゲート電圧V(N1)は
（１＋Cb／Cb＋Cj）VCPH−VT、すなわち、最大でも 2VCPH−VTであるため、信号電圧はすべて検出す
ることができる。このようにこの回路によつて、
MOS型BBDの信号出力電圧は最適な設計を行な
えば50％程度増大させることができ、ダイナミツ
クレンジも数デシベル向上させることができた。
この回路によれば特に低電圧動作時においても、
大きな信号出力電圧が得られる。ここで、トラン
ジスタQ3はトランジスタQ2と同じ働きをするも
ので、N2部の信号電圧リセツト用トランジスタ
である。
尚、本発明はBBDに限らずその他の電荷検出
装置に適用でき、信号検出トランジスタも
MOSFET以外のJFET、バイポーラトランジス
タでも代用できることは言うまでもない。
装置に適用でき、信号検出トランジスタも
MOSFET以外のJFET、バイポーラトランジス
タでも代用できることは言うまでもない。
以上の如く、本発明の信号検出回路は大きな信
号出力電圧が得られるので、工業的価値が高い。
号出力電圧が得られるので、工業的価値が高い。
第１図は従来のMOS型BBDの出力検出回路
図、第２図は蓄積モード時のMOS型BBDの動作
機構説明図、第３図は転送モード時のMOS型
BBDの動作機構説明図、第４図は本発明の一実
施例に係るMOS型BBDの出力検出回路図、第５
図は第４図の回路動作を説明する為の各部電圧波
形図である。 Q1……信号電圧検出用トランジスタ、Q2……
信号電圧リセツト用トランジスタ、Q3……トラ
ンジスタ、C1……コンデンサ、Ｒ……抵抗。
図、第２図は蓄積モード時のMOS型BBDの動作
機構説明図、第３図は転送モード時のMOS型
BBDの動作機構説明図、第４図は本発明の一実
施例に係るMOS型BBDの出力検出回路図、第５
図は第４図の回路動作を説明する為の各部電圧波
形図である。 Q1……信号電圧検出用トランジスタ、Q2……
信号電圧リセツト用トランジスタ、Q3……トラ
ンジスタ、C1……コンデンサ、Ｒ……抵抗。
Claims (1)
- １ 電荷転送装置の検出用トランジスタのベース
又はゲート電極が第１のクロツク信号部に接続さ
れた電荷蓄積用コンデンサの結合部に接続され、
前記検出用トランジスタのコレクタ又はドレイン
電極がコンデンサを介して、前記の第１のクロツ
ク信号部に接続され、前記検出用トランジスタの
コレクタ又はドレイン電極が前記第１のクロツク
信号部のクロツク信号と逆位相関係にあるクロツ
ク信号を生じる第２のクロツク信号部に接続され
たベース又はゲートを有するトランジスタを介し
て所定の回路電源に接続され、前記検出用トラン
ジスタのエミツタ又はソース電極が抵抗を介して
接地されてなり、前記抵抗を通じて信号を検出す
ることを特徴とする信号検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3271582A JPS58148456A (ja) | 1982-03-01 | 1982-03-01 | 信号検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3271582A JPS58148456A (ja) | 1982-03-01 | 1982-03-01 | 信号検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58148456A JPS58148456A (ja) | 1983-09-03 |
| JPH0430181B2 true JPH0430181B2 (ja) | 1992-05-21 |
Family
ID=12366527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3271582A Granted JPS58148456A (ja) | 1982-03-01 | 1982-03-01 | 信号検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58148456A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8598854B2 (en) * | 2009-10-20 | 2013-12-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | LDO regulators for integrated applications |
-
1982
- 1982-03-01 JP JP3271582A patent/JPS58148456A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58148456A (ja) | 1983-09-03 |
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