JPS61296817A - パワ−オン・リセツト回路 - Google Patents
パワ−オン・リセツト回路Info
- Publication number
- JPS61296817A JPS61296817A JP14004685A JP14004685A JPS61296817A JP S61296817 A JPS61296817 A JP S61296817A JP 14004685 A JP14004685 A JP 14004685A JP 14004685 A JP14004685 A JP 14004685A JP S61296817 A JPS61296817 A JP S61296817A
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- JP
- Japan
- Prior art keywords
- circuit
- power
- capacitor
- terminal
- reset
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
ＭＯＳトランジスタを含む各種ディジタル回路の集積回
路において、レジスタやフリッププロップの初期状態を
決めるパワーオン・リセット回路に関するものである。
路において、レジスタやフリッププロップの初期状態を
決めるパワーオン・リセット回路に関するものである。
（従来技術）
積分回路とバッファ回路とを備えたパワーオン・リセッ
ト回路としては、例えば第６図や第７図に示されるもの
が知られている。第６図では抵抗ＲとキャパシタＣで積
分回路を構成し、バッファ回路としてはインバータＧ１
が使用されている。 。
ト回路としては、例えば第６図や第７図に示されるもの
が知られている。第６図では抵抗ＲとキャパシタＣで積
分回路を構成し、バッファ回路としてはインバータＧ１
が使用されている。 。
Ｖｄｄは電源端子である。ダイオードＤは電源をオフに
した場合にキャパシタＣの電荷を放出するために設けら
れている。
した場合にキャパシタＣの電荷を放出するために設けら
れている。
第７図では積分回路の負荷としてゲートが接地されたＰ
ＭｏＳＭＯＳトランジスタＱ１されている。
ＭｏＳＭＯＳトランジスタＱ１されている。
しかしながら、これらのパワーオン・リセット回路にお
いては、第８図に示されるように、それらの積分回路は
電緻投人と同時に動作を開始するので、電源Ｖｄｄの立
上り２が極端に遅い場合はインバータＧｌが動作する電
圧に達するまでに積分回路の出力４が飽和、又はインバ
ータＧ１のしきい値を越えてしまい、インバータＧ＋の
出力信号であるリセット信号は常にロー（Ｌ）レベルの
ままとなり、リセット信号は発生されない。第８図にお
いて、ｖｌはインバータＧ】の動作開始電圧、■２はイ
ンバータＧ１のしきい値電圧である。
いては、第８図に示されるように、それらの積分回路は
電緻投人と同時に動作を開始するので、電源Ｖｄｄの立
上り２が極端に遅い場合はインバータＧｌが動作する電
圧に達するまでに積分回路の出力４が飽和、又はインバ
ータＧ１のしきい値を越えてしまい、インバータＧ＋の
出力信号であるリセット信号は常にロー（Ｌ）レベルの
ままとなり、リセット信号は発生されない。第８図にお
いて、ｖｌはインバータＧ】の動作開始電圧、■２はイ
ンバータＧ１のしきい値電圧である。
そして、電源の立上りの遅い場合にも使用できるように
するためには時定数の大きい積分回路を設ければよいが
、容量の大きいキャパシタは論理回路などと同一のチッ
プ上に形成できないため外部端子を必要とする。したが
って、上記のような従来のパワーオン・リセット回路を
同一チップ上に形成したものは、電源の立上りの遅い場
合には適用できない。
するためには時定数の大きい積分回路を設ければよいが
、容量の大きいキャパシタは論理回路などと同一のチッ
プ上に形成できないため外部端子を必要とする。したが
って、上記のような従来のパワーオン・リセット回路を
同一チップ上に形成したものは、電源の立上りの遅い場
合には適用できない。
（目的）
本発明は、電源の立上りの遅い場合にも使用できるパワ
ーオン・リセット回路を、外部端子を用いずにチップ内
部に構成することを目的とするものである。
ーオン・リセット回路を、外部端子を用いずにチップ内
部に構成することを目的とするものである。
（構成）
本発明のパワーオン・リセット回路は、第１図に示され
るように、積分回路（６）とこの積分回路（６）の出力
を入力するバッファ回路（８）とを論理回路等と同一の
チップに備え、積分回路（６）においてキャパシタ（Ｃ
）と電源端子（Ｖｄｄ）の間に接続される負荷（１０）
としてゲートとドレインを接続したＭＯＳトランジスタ
が使用されていることを特徴とするものである。
るように、積分回路（６）とこの積分回路（６）の出力
を入力するバッファ回路（８）とを論理回路等と同一の
チップに備え、積分回路（６）においてキャパシタ（Ｃ
）と電源端子（Ｖｄｄ）の間に接続される負荷（１０）
としてゲートとドレインを接続したＭＯＳトランジスタ
が使用されていることを特徴とするものである。
以下、実施例について具体的に説明する。
第２図は一実施例を表わす。
電源端子ＶｄｄとキャパシタＣの一方の端子の間には直
列に接続された２個のＰＭＯＳＭＯＳトランジスタＱ３
が設けられている。ＰＭＯＳＭＯＳトランジスタＱ３は
ともにゲートとドレインが接続されている。キャパシタ
Ｃの他方の端子はグランド端子に接続されている。ＰＭ
ＯＳＭＯＳトランジスタＱ３とキャパシタＣはともに同
一集積回路チップ上に形成されて積分回路を構成してい
る。
列に接続された２個のＰＭＯＳＭＯＳトランジスタＱ３
が設けられている。ＰＭＯＳＭＯＳトランジスタＱ３は
ともにゲートとドレインが接続されている。キャパシタ
Ｃの他方の端子はグランド端子に接続されている。ＰＭ
ＯＳＭＯＳトランジスタＱ３とキャパシタＣはともに同
一集積回路チップ上に形成されて積分回路を構成してい
る。
この積分回路の出力はバッファ回路としてのインバータ
Ｇ１に入力され、インバータＧ１の出力信号がリセット
信号となる。
Ｇ１に入力され、インバータＧ１の出力信号がリセット
信号となる。
このパワーオン・リセット回路の積分回路はＭＯＳトラ
ンジスタのオン抵抗を利用しているので、電源電圧Ｖｄ
ｄがこの直列に接続されたＰＭＯＳＭＯＳトランジスタ
Ｑ３のしきい値の和以上にならないとその積分回路が動
作しない。
ンジスタのオン抵抗を利用しているので、電源電圧Ｖｄ
ｄがこの直列に接続されたＰＭＯＳＭＯＳトランジスタ
Ｑ３のしきい値の和以上にならないとその積分回路が動
作しない。
そこで、このパワーオン・リセット回路の動作は第３図
に示されるようになる。電源電圧Ｖｄｄが記号２で示さ
れるように上昇していくと、電源電圧ＶｄｄがＰＭＯＳ
トランジスタＱ：ｌ−とＱ３のしきい値の和以上になる
時点Ｔ＋から積分回路の出力電圧１２が上昇を始める。
に示されるようになる。電源電圧Ｖｄｄが記号２で示さ
れるように上昇していくと、電源電圧ＶｄｄがＰＭＯＳ
トランジスタＱ：ｌ−とＱ３のしきい値の和以上になる
時点Ｔ＋から積分回路の出力電圧１２が上昇を始める。
そして、電源電圧ＶｄｄがインバータＧ＋の動作開始電
圧ｖ１を越えた時点でインバータＧｌの出力信号である
リセット信号はハイ（Ｈ）レベルとなり、積分回路の出
力電圧１２がインバータＧ＋のしきい値電圧ｖ２を越え
た時点Ｔ２で積分回路の出力電圧１２がハイレベルから
ローレベルに変化し、リセット状態が解除される。
圧ｖ１を越えた時点でインバータＧｌの出力信号である
リセット信号はハイ（Ｈ）レベルとなり、積分回路の出
力電圧１２がインバータＧ＋のしきい値電圧ｖ２を越え
た時点Ｔ２で積分回路の出力電圧１２がハイレベルから
ローレベルに変化し、リセット状態が解除される。
本実施例において、電源Ｖｄｄをオフにした場合、キャ
パシタＣに蓄積された電荷はＰＭＯＳＭＯＳトランジス
タＱ３のドレインと基板又はウェル間のＰＮ接合を経て
電源端子へ放出される。
パシタＣに蓄積された電荷はＰＭＯＳＭＯＳトランジス
タＱ３のドレインと基板又はウェル間のＰＮ接合を経て
電源端子へ放出される。
第４図は他の実施例を表わす。
積分回路の負荷回路としてゲートとドレインが接続され
たＰＭＯＳＭＯＳトランジスタＱＭＯＳＭＯＳトランジ
スタＱ用されている。
たＰＭＯＳＭＯＳトランジスタＱＭＯＳＭＯＳトランジ
スタＱ用されている。
本実施例の動作も第２図の実施例と同様である。
ただ、この場合には電源をオフにした場合にキャパシタ
Ｃの電荷を放出するためのダイオードＤが必要である。
Ｃの電荷を放出するためのダイオードＤが必要である。
第５図はさらに他の実施例を表わす。
積分回路の負荷回路としてゲートとドレインが接続され
たＮＭＯＳＭＯＳトランジスタＱ５が使用されている。
たＮＭＯＳＭＯＳトランジスタＱ５が使用されている。
本実施例の動作も第２図の実施例と同様である。
この場合も電源をオフにした場合にキャパシタＣの電荷
を放出するためのダイオードＤが必要である。
を放出するためのダイオードＤが必要である。
以上の実施例において、負荷回路に使用されるＭＯＳト
ランジスタの数は、動作電源電圧やＭＯＳトランジスタ
のしきい値により適当に決めることができる。
ランジスタの数は、動作電源電圧やＭＯＳトランジスタ
のしきい値により適当に決めることができる。
（効果）
本発明によれば、電源電圧の立上りが非常に遅い場合で
も、電源電圧がバッファ回路の動作開始電圧まで上昇す
る時点と、積分回路の出力電圧がバッファ回路のしきい
値電圧を越える時点Ｔ２との時間関係が逆になることは
ない。そのためリセット信号は必ず発生する。また、電
源電圧の立上りが速い場合でもＭＯＳトランジスタのオ
ン抵抗と数ｐＦのキャパシタによる積分回路の効果が十
分利用でき、この場合も確実にリセット信号を発生させ
ることができる。
も、電源電圧がバッファ回路の動作開始電圧まで上昇す
る時点と、積分回路の出力電圧がバッファ回路のしきい
値電圧を越える時点Ｔ２との時間関係が逆になることは
ない。そのためリセット信号は必ず発生する。また、電
源電圧の立上りが速い場合でもＭＯＳトランジスタのオ
ン抵抗と数ｐＦのキャパシタによる積分回路の効果が十
分利用でき、この場合も確実にリセット信号を発生させ
ることができる。
このように、本発明によれば外部にパワーオン・リセッ
ト用の端子を設けなくても電源投入時に確実にリセット
信号を発生させることができる。そして、このパワーオ
ン・リセット回路は小さいチップ面積で構成できるので
、容易にチップに内蔵させることができる。
ト用の端子を設けなくても電源投入時に確実にリセット
信号を発生させることができる。そして、このパワーオ
ン・リセット回路は小さいチップ面積で構成できるので
、容易にチップに内蔵させることができる。
第１図は本発明の構成を示すブロック図、第２図は本発
明の一実施例を示す回路図、第３図は同実施例の動作を
示す波形図、第４図及び第５図はそれぞれ他の実施例を
示す回路図、第６図及び第７図はそれぞれ従来のパワー
オン・リセット回路を示す回路図、第８図は第６図の回
路の動作を示す波形図である。 ６・・・・・・積分回路、 ８・・・・・・バッファ回路、 １０・・・・・・負荷、 Ｃ・・・・・・キャパシタ、 Ｑ２〜Ｑ５・・・・・・ＭＯＳトランジスタ。 Ｖｄｄ・・・・・・電源端子。
明の一実施例を示す回路図、第３図は同実施例の動作を
示す波形図、第４図及び第５図はそれぞれ他の実施例を
示す回路図、第６図及び第７図はそれぞれ従来のパワー
オン・リセット回路を示す回路図、第８図は第６図の回
路の動作を示す波形図である。 ６・・・・・・積分回路、 ８・・・・・・バッファ回路、 １０・・・・・・負荷、 Ｃ・・・・・・キャパシタ、 Ｑ２〜Ｑ５・・・・・・ＭＯＳトランジスタ。 Ｖｄｄ・・・・・・電源端子。
Claims (1)
- （１） 積分回路とこの積分回路の出力を入力するバッ
ファ回路とを論理回路等と同一のチップに備え、 前記積分回路においてキャパシタと電源端子の間に接続
される負荷としてゲートとドレインを接続したＭＯＳト
ランジスタが使用されていることを特徴とするパワーオ
ン・リセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14004685A JPS61296817A (ja) | 1985-06-25 | 1985-06-25 | パワ−オン・リセツト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14004685A JPS61296817A (ja) | 1985-06-25 | 1985-06-25 | パワ−オン・リセツト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61296817A true JPS61296817A (ja) | 1986-12-27 |
Family
ID=15259718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14004685A Pending JPS61296817A (ja) | 1985-06-25 | 1985-06-25 | パワ−オン・リセツト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61296817A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11163701A (ja) * | 1997-09-30 | 1999-06-18 | Siemens Ag | 極めて迅速なパワーオフ検出を行うパワーオン検出回路 |
| EP1078465A1 (en) * | 1998-05-20 | 2001-02-28 | Maxim Integrated Products, Inc. | Zero dc current power-on reset circuit |
-
1985
- 1985-06-25 JP JP14004685A patent/JPS61296817A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11163701A (ja) * | 1997-09-30 | 1999-06-18 | Siemens Ag | 極めて迅速なパワーオフ検出を行うパワーオン検出回路 |
| EP1078465A1 (en) * | 1998-05-20 | 2001-02-28 | Maxim Integrated Products, Inc. | Zero dc current power-on reset circuit |
| EP1078465A4 (en) * | 1998-05-20 | 2001-05-30 | Maxim Integrated Products | RESET CIRCUIT AT POWER ON WITH ZERO DIRECT CURRENT CONSUMPTION |
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