KR900000851Y1 - Mos 트랜지스터를 이용한 키 매트릭스 회로 - Google Patents

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Abstract

내용 없음.

Description

MOS 트랜지스터를 이용한 키 매트릭스 회로
제1도 (a) 와 (b)는 종래의 저항을 이용한 키 매트릭스 회로도.
제2도 (a) 와 (b)는 본 고안의 MOS 트랜지스터를 이용한 키 매트릭스 회로도이다.
* 도면의 주요부분에 대한 부호의 설명
1-8 : 인버어터 R1 : 풀업저항
R2 : 풀다운 저항 R3 : 저항
MN : N형 MOS 트랜지스터 MP : P형 MOS 트랜지스터
D1,D2: 다이오드
본 고안은 풀업(Pull up) 및 풀다운(Pu1l down) 저항 대신 N형과 P형 트랜지스터를 사용하여 IC의 칩면적을 줄일 수 있는 MOS 트랜지스터를 이용한 키 매트릭스 회로에 관한 것이다.
전화기를 비롯한 많은 통신기기들이 제 1도와 같은 키 매트릭스를 조절하여 동작시키는 IC를 많이 사용한다.
제 1도 (a)와 (b)는 종래의 풀업 및 풀다운 저항을 이용한 키 매트릭스 회로도로서, 제 1도 (a)는 키를 누르기 이전의 키매트릭스 회로를 나타낸 것이고, 제 1도(b)는 키를 누른 후의 키 매트릭스회로를 나타낸것이다.
제 1도(a)에서 보는 바와같이, 키 매트릭스 회로의 로우키(Row key)는 저항(R3) 및 다이오드(D1,D2)로 이루어진 입력보호회로에 연결되고. 이 입력보호회로의 출력이 풀업저항(R2)을 통하여 전원전압(VDD)에 접속됨과 동시에 인버어터(1.2)를 통하여 출력단(Row')에 접속되도록 구성하였다.
한편. 키 매트릭스 회로의 컬럼 키(column key)는 저항(R3)과 다이오드(D1.D2)로 이루어진 입력보호회로에 연결되고. 이 입력보호회로의 출력은 풀다운 저항(R2)을 통하여 전원전압(VSS)에 접속됨과 동시에 인버어터(3.4)를 통하여 출력단(Col')에 접속되도록 구성하였다.
이때. 인버어터 (1-4) 는 CMOS 인버어터이다.
상기한 바와같이. 종래의 키 매트릭스 회로는 로우 키에 풀업 저항을 사용하고. 컬럼 키에 풀다운 저항을 사용하여 점(a)와 (b)의 전위를 일정한 상태로 유지하였다.
만약. 키가 눌려지면. 각각 전원전압(VDD)과 (VSS)이 접속되어 있는 풀업 및 풀다운 저항(R1).(R2)이 연결되고. 그 접속점(c)이 인버어터(1,2)와 (3,4)를 통하여 각각의 출력단(Row')과 (Col')에 연결된다.
이때. 풀업 저항(R1)과 풀다운 저항(R2)의 값이 같다면. 점(c)의 전압은 1/2VDD가 된다. 따라서 CMOS특성상 인버어터(1, 2)와 (3, 4)가 모두 온이 되어 출력(Row')과 (Col')상태는 인버어터(1, 2)와 (3, 4)의 W/L의 폭에 따라 결정된다. 이때, W는 트랜지스터의 채널 폭이고, L은 채널 길이이다.
그러나. 상기한 바와같은 종래의 풀업 및 풀다운 저항을 사용하는 키 매트릭스 회로는 저항값이 매우 큰값을 사용하게 되면 IC의 칩의 면적이 커지는 문제점이 있었다.
본 고안은 상기한 문제점을 해결하기 위한 것으로서 풀업 및 풀다운 저항 대신 P 형과 N 형 MOS 트랜지스터를 사용하여 종래의 키 매트릭스 회로와 동일한 특성을 가지면서도 IC의 칩면적을 감소시킬 수 있는 키 매트릭스 회로를 제공하는데 그 목적이 있다.
이하, 본 고안의 실시예를 첨부된 도면에 따라 상세히 설명한다.
제 2도 (a)와 (b)는 본 고안의 MOS 트랜지스터를 이용한 키 매트릭스 회로를 나타낸 것으로서, 제 2도(a)는 키를 누르기 이전의 키 매트릭스 회로이고, 제 2도(b)는 키를 누른 후의 키 매트릭스 회로를 나타낸것이다.
본 고안의 키 매트릭스 회로는 제 2도(a)에서 보는 바와 같이. 로우 키에서는 풀업 저항대신 P형 MOS 트랜지스터(MP)를 사용한 것으로서, 트랜지스터(MP)의 소오스 단자가 전원전압(VDD)에 접속되고, 게이트 단자와 드레인 단자가 입력보호회로의 출력단과 인버어터(5)의 입력단 사이에 접속되었다.
한편. 컬럼키에서는 풀다운 저항대신 N형 MOS 트랜지스터(MN)를 사용한 것으로, 트랜지스터(MN)의 소오스 단자가 전원전압(VSS)에 접속되고. 게이트 단자 및 드레인 단자가 입력보호회로의 출력단과 인버어터(7)의 입력단 사이에 접속되었다.
키를 누르면, 키 매트릭스 회로가 제 2도(b)의 점(f)와 같이 접촉하게 되는데. 제 1도(b)에서 점(c)의 전위가 1/2VDD가 되는 것처럼. 제 2도(b)에서도 점(f)의 전위가 1/2VDD가 되도록 P 형과 N 형의 MOS 트랜지스터(MP).(MN)의 크기를 다음과 같이 구할 수 있다.
제 1도(b)에서 풀업 저항(R1)과 풀다운 저항(R2)의 값이 같을 경우, 키가 눌러졌을 때 풀업 저항(R1)과 풀다운 저항(R2)에 흐르는 전류는 각각 다음과 같이 된다.
제 2도(b)의 P형 MOS 트랜지스터(MP)에 흐르는 전류(i(MP))는 제 1도(b)의 풀업저항(R1)에 흐르는 전류(i(UP))와 같고. N 형의 MOS 트랜지스터(MN)에 흐르는 전류(i(MN))는 풀다운 저항(R2)에 흐르는전류(i(DOWN))와 같으므로, 상기 식(1)을 제 2도(b)에 적용할 수 있다.
이때, P 형 MOS 트랜지스터(MP)는 드레인과 소오스 단자간의 전압차(VDS)가 게이트 단자와 소오스 단자간의 전압차(VGS)에서 한계전압(ThreshoId voltage, VT)을 뺀 것보다 크므로. 즉 VDS>VGS-｜VT｜이므로 P 형 MOS 트랜지스터(MP)는 포화영역내에서 동작을 하게 된다.
그러므로, P형 MOS 트랜지스터(MP)의 전류(i(MP))는 다음과 같이 된다.
점(f)에서의 전압이 이므로, 게이트단자와 소오스 단자간의 전압차(VGS)는 다음과 같이 된다.
따라서.
마찬가지로, N 형의 MOS 트랜지스터(MN)에 흐르는 전류 (i(MN))도 다음과 같이 된다.
이때, μp, μn : 홀과 전자의 이동도 Cp. Cn : P형과 N형 MOS 트랜지스터의 게이트 캐패시턴스터, Wp,Wn : P형과 N형 MOS 트랜지스터의 채널 폭, Lp. Ln : P형과 N형 MOS 트랜지스터의 채널 길이, VTP,VTN : P형과 N형 MOS 트랜지스터의 한계전압. 따라서. 식(3)과 (4)를 이용하여 P형과 N형 MOS 트랜지스터(MP),(MN)의 크기(W/L)를 구할 수 있다.
상기한 바와같은, 키 매트릭스 회로를 조절하여 동작시키는 IC를 이용하는 전화기와 같은 통신기기에 본 고안의 회로를 사용하면 M0S 트랜지스터의 면적을 감소시킴으로써 높은 수익률을 얻을 수 있다.

Claims (1)

  1. 키 매트릭스를 조절하는 회로에 있어서 로우키(Row key)의 동작에 의한 IC의 칩내부에서 발생되는 신호(Row')를 출력하도록 P형 MOS 트랜지스터(MP)의 소오스가 전원(VDD)에 연결되고 게이트와 드레인이 저항(R3)과 다이오드(D1.D2)로 구성된 입력 보호회로와 인버어터(5)사이에 연결되며, 컬럼키(Column key)에 의한 IC의 칩내부에서 발생되는 신호(Co1')를 출력하도록 N형 MOS 트랜지스터(MN)의 소오스가 전원(Vss)에 연결되고 게이트와 드레인이 저항(R3)과 다이오드(D1,D2)로 구성된 입력 보호회로와 인버어터(7)사이에 연결되는 것을 특징으로하는 MOS 트랜지스터를 이용한 키 매트릭스 회로.
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