KR0122246Y1 - 레벨변환회로 - Google Patents

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KR0122246Y1
KR0122246Y1 KR2019970002225U KR19970002225U KR0122246Y1 KR 0122246 Y1 KR0122246 Y1 KR 0122246Y1 KR 2019970002225 U KR2019970002225 U KR 2019970002225U KR 19970002225 U KR19970002225 U KR 19970002225U KR 0122246 Y1 KR0122246 Y1 KR 0122246Y1
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준케이 고토
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사또오 후미오
가부시키가이샤 도시바
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    • H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors

Abstract

본 고안의 목적은 전원 전압 보다 높은 전압을 레벨 변환할 수 있고, 더욱이 1 종류의 트랜지스터만으로 구성할 수 있으며, 설계 마진을 증대시킬 수 있는 동시에 제조 공정을 단축시킬 수 있어 제조 비용이 저감되는 레벨 변환 회로를 제공하는데 있다. 레벨 변환 회로의 모든 트랜지스터는 증가형이다. 입력 노드(11)에 전원 전압(VDD)보다 높은 전위가 공급된 경우, P 채널 트랜지스터(12)는 오프가 되고, P 채널 트랜지스터(15) 및 N 채널 트랜지스터(16)는 N 채널 트랜지스터(13)를 통해 각각 오프 및 온상태가 되며, 출력 노드(17)는 접지 레벨이 된다. 또한, 입력 노드에 "0" 전위가 공급되는 경우, P 채널 트랜지스터(12,15)는 온이 되고, N 채널 트랜지스터(16)는 오프가 된다. 따라서, 출력 노드(17)는 전원 전압(VDD)이 된다.

Description

레벨 변환 회로
본 고안은 예컨대 논리 회로 등에 적용되는 레벨 변환 회로에 관한 것이다.
제3도는 종래의 레벨 변환 회로를 도시한 것이다. 입력 노드(1)는 공핍형 N 채널 트랜지스터(2)의 드레인에 접속되어 있다. 이 N 채널 트랜지스터(2)의 게이트는 전원(VDD)에 접속되고, 소스는 CMOS 인버터 회로(3)를 구성하는 증가형 P 채널 트랜지스터(4) 및 증가형 N 채널 트랜지스터(5)의 게이트에 접속되어 있다. 상기 P 채널 트랜지스터(4)의 소스는 전원(VDD)에 접속되어 있고, 드레인은 출력 노드(6)에 접속되어 있다. 또한, 상기 N 채널 트랜지스터(5)의 드레인은 출력 노드(6)에 접속되어 있고, 소스는 접지 전원(VSS)에 접속되어 있다.
그러나, 상기 종래의 레벨 변환 회로는 CMOS 인버터회로(3)를 정적 동작시키기 위하여, 공핍형 N 채널 트랜지스터(2)의 임계 전압(VTH)을 0V 이하로 설정할 필요가 있다. 더욱이, 이 임계 전압(VTH)은 트랜지스터(4,5)의 게이트에 고전위가 인가되지 않도록 -0.3V 혹은 -0.4V 이상이 되어야만 하므로 설계 마진이 작다. 이 때문에 제조 공정에서의 불균형이나 온도 변화에 의하여 N 채널 트랜지스터(2)의 임계 전압(VTH)이 변화되기 쉽고, 안정된 동작을 보장하기가 곤란하였다.
또한, 증가형 트랜지스터와 공핍형 트랜지스터를 포함하는 집적 회로는 증가형 트랜지스터만으로 구성된 집적 회로에 비하여 제조 공정이 증가하기 때문에 제조 비용이 상승된다고 하는 문제점을 갖고 있다.
본 고안은 상기 과제를 해결하기 위하여 이루어진 것으로서, 전원 전압보다 높은 전압이 입력되는 경우에도 레벨 변환이 가능하고, 더욱이 1 종류의 트랜지스터만으로 구성할 수 있으며, 설계 마진을 증대시킬 수 있는 동시에 제조 공정을 감소시켜 제조 비용을 저감할 수 있는 레벨 변환 회로를 제공하는데 그 목적이 있다.
제1도는 본 고안의 제1실시예를 도시한 회로도.
제2도는 본 고안의 제2실시예를 도시한 회로도.
제3도는 종래의 레벨 변환 회로를 도시한 회로도.
* 도면의 주요부분에 대한 부호의 설명
11 : 입력 노드 11,15 : P 채널 트랜지스터
13,16 : N 채널 트랜지스터 14 : CMOS 인버터 회로
17 : 출력 노드
본 고안은 상기 과제를 해결하기 위하여 게이트가 신호 입력단에 접속되고 전류 통로의 일단이 제1전위에 접속된 제1도전형의 제1트랜지스터와, 전류통로의 일단이 제1트랜지스터의 전류 통로의 타단에 접속되고 전류 통로의 타단이 출력단에 접속된 제1도전형의 제2트랜지스터와, 전류 통로의 일단이 상기 출력단에 접속되고 전류 통로의 타단이 제2전위에 접속된 제2도전형의 제1트랜지스터와, 게이트가 상기 제1전위에 접속되고 전류 통로의 일단이 상기 신호입력단에 접속되며 타단이 상기 제1도전형의 제2트랜지스터의 게이트 및 제2도전형의 제1트랜지스터의 게이트에 접속된 제2도전형의 제2트랜지스터를 포함한다.
또, 게이트가 신호 입력단에 접속되고 전류 통로의 일단이 제1전위에 접속된 제1도전형의 제1트랜지스터와, 전류 통로의 일단이 제1트랜지스터의 전류 통로의 타단에 접속되고 전류 통로의 타단이 출력단에 접속된 제1도전형의 제2트랜지스터와, 전류 통로의 일단이 상기 출력단에 접속되고 전류 통로의 타단이 제2전위에 접속된 제2도전형의 제1트랜지스터와, 게이트가 상기 제1전위에 접속되고 전류 통로의 일단이 상기 신호 입력단에 접속되며 타단이 상기 제1도전형의 제2트랜지스터의 게이트 및 제2도전형의 제1트랜지스터의 게이트에 접속된 제2도전형의 제2트랜지스터와, 전류 통로의 일단 및 게이트가 상기 제1전위에 접속되고 전류 통로의 타단이 상기 제1도전형의 제1트랜지스터의 전류 통로의 타단에 접속된 제2도전형의 제3트랜지스터와, 전류 통로의 일단 및 게이트가 상기 제1전위에 접속되고 전류 통로의 타단이 상기 제2도전형의 제2트랜지스터의 전류 통로의 타단에 접속된 제1도전형의 제3트랜지스터를 포함한다.
즉, 본 고안은 입력단에 제1전위보다 높은 전위가 공급된 경우 제1도전형의 제1트랜지스터는 오프되고, 제1도전형의 제2트랜지스터 및 제2도전형의 제1트랜지스터는 제2도전형의 제2트랜지스터를 통하여 각각 오프 상태 및 온 상태로 된다. 따라서 출력단은 제2전위가 된다. 또 입력단에 제2전위와 동등한 전위가 공급된 경우 제1도전형의 제1트랜지스터가 온됨과 동시에 제2도전형의 제2트랜지스터를 통하여 제1도전형의 제2트랜지스터가 온 상태로 되고, 제2도전형의 제1트랜지스터가 오프된다. 따라서 출력단은 제1전위가 된다. 이와 같이 입력단에 제1전위보다 높은 전위가 공급되는 경우에도 확실하게 레벨을 변환할 수 있다.
이하, 본 고안의 일 실시예에 대해 도면을 참조하여 설명한다.
제1도는 본 고안의 제1실시예를 도시한 것이다. 제1도에 있어서 모든 트랜지스터는 증가형이다. 입력 노드(11)는 P 채널 트랜지스터(12)의 게이트에 접속됨과 동시에 N 채널 트랜지스터(13)의 드레인에 접속되어 있다. 이 N 채널 트랜지스터(13)의 소스는 CMOS 인버터 회로(14)를 구성하는 P 채널 트랜지스터(15)의 게이트 및 N 채널 트랜지스터(16)의 게이트에 접속되어 있다. 상기 P 채널 트랜지스터(15)의 드레인은 출력 노드(17)에 접속되어 있고, 소스는 상기 P 채널 트랜지스터(12)의 드레인에 접속되어 있다. P 채널 트랜지스터(12)의 소스는 전원(VDD)에 접속되어 있다. 또한, 상기 N 채널 트랜지스터(16)의 드레인은 출력 노드(17)에 접속되어 있고, 소스는 접지 전원(VSS)(접지 레벨)에 접속되어 있다.
상기 구성에 있어서, 예컨대 전원 VDD=3.0V이고, 입력 노드(11)에 5.0V의 전압이 입력되는 경우 N 채널 트랜지스터(13)의 소스와 트랜지스터(15,16)의 게이트가 접속된 노드(18)의 전위는 VDD=3.0V로부터 N 채널 트랜지스터(13)의 임계 전압(VTHN)만큼 하강한다. 이 때문에, N 채널 트랜지스터(16)는 온 상태가 되고, P 채널 트랜지스터(15)는 오프 상태가 된다. 또 P 채널 트랜지스터(12)의 드레인과 P 채널 트랜지스터(15)의 소스가 접속된 노드(19)의 전위는 노드(18)의 전위보다 P 채널 트랜지스터(15)의 임계 전압(VTHP)분만큼 상승되고, 전원 전압(VDD)과 거의 동일하게 된다. 따라서 이때 출력 노드(17)로부터는 0V가 출력된다.
한편, 입력 노드(11)에 0V가 입력될 경우, 상기 노드(18)의 전위는 0V가 되고,N 채널 트랜지스터(16)는 오프 상태가 되며, P 채널 트랜지스터(12) 및 P 채널 트랜지스터(15)는 온 상태가 된다. 따라서, 출력 노드(17)에서는 전원 전압(VDD)이 출력된다.
상기 실시예에 의하면, 입력 노드(11)에 예컨대 0V로부터 전원 전압(VDD)보다 높은 5.0V의 진폭 신호가 입력된 경우에도 출력 노드(17)로부터 0~3.0V(VSS~VDD)의 신호를 출력할 수 있다. 더욱이 각 트랜지스터의 게이트·소스간, 게이트·드레인간, 드레인·소스간의 전압이 전원 전압(VDD) 이상으로는 되지 않기 때문에 각 트랜지스터의 신뢰성을 보장할 수 있다.
또한, 이 회로의 동작 마진은 N 채널 트랜지스터(13)와 N 채널 트랜지스터(16)의 임계 전압의 합계(2VTHN)가 전원 전압(VDD)이하이면 양호하기 때문에 레벨 변환 회로의 설계가 용이하다.
더욱이 이 회로는 모든 트랜지스터가 증가형이기 때문에 제조가 용이하며, 제조 비용을 저감할 수 있다.
제2도는 본 고안의 제2실시예를 도시한 것이다. 제2도에 있어서 제1도와 동일 부분에는 동일 부호를 부여하였으며, 상이한 부분에 대해서만 설명한다.
P 채널 트랜지스터(12)의 드레인에는 N 채널 트랜지스터(21)의 소스가 접속되어 있다. 이 N 채널 트랜지스터(21)의 드레인 및 게이트는 전원(VDD)에 접속되어 있다. 또, 상기 N 채널 트랜지스터(13)의 소스에는 P 채널 트랜지스터(22)의 드레인이 접속되어 있다. 이 P 채널 트랜지스터(22)의 소스 및 게이트는 전원(VDD)에 접속되어 있다.
상기 구성에서, N 채널 트랜지스터(21)는 P 채널 트랜지스터(12)를 보호하고, P 채널 트랜지스터(22)는 N 채널 트랜지스터(16)를 보호하고 있다. 즉, 노드(19)의 전위는 P 채널 트랜지스터(15) 및 출력 노드(17)를 통하여 누설(leak)되어 접지 레벨까지 저하될 가능성을 갖고 있다. 이 경우 입력 노드(11)에 고전위가 인가되면, P 채널 트랜지스터(12)의 게이트·드레인간 전압이 허용치 이상으로 될 가능성이 있다. 따라서, N 채널 트랜지스터(21)에 의하여 노드(19)의 전위, 즉 P 채널 트랜지스터(12)의 드레인의 전위가 N 채널 트랜지스터(21)의 임계 전압(VTHN) 이하로 저하되지 않도록 하고 있다. 이에 따라, P 채널 트랜지스터(12)를 보호할 수 있게 된다.
또한, 노드(18)의 전위는 N 채널 트랜지스터(13)를 통하여 입력 노드(11)에서 인가되는 전하에 의하여 상승될 가능성이 있다. 이 경우, N 채널 트랜지스터(16)의 게이트·소스간의 전압이 허용치 이상으로 되는 경우가 있다. 그러므로, P 채널 트랜지스터(22)에 의하여 노드(18)이 전위, 즉 N 채널 트랜지스터(16)의 게이트·소스간의 전위가 P 채널 트랜지스터(22)의 임계 전압(VTHP) 이상으로 상승하지 않도록 함으로써 N 채널 트랜지스터(16)를 보호할 수 있게 된다.
따라서, 본 실시예에 의하면, 회로의 신뢰성을 더욱 향상시킬 수 있다.
한편, 본 고안은 상기 실시예로 한정되는 것은 아니고, 본 고안의 요지를 변경하지않는 범위에서 여러가지 변형 실시가 가능함은 물론이다.
또한, 본원의 특허청구의 범위의 각 구성요소에 병기한 도면의 참조 부호는 본원 발명의 이해를 용이하게 하기 위한 것이며, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정하는 의도로 병기한 것은 아니다.
이상 전술한 바와 같이 본 고안에 의하면, 전원 전압보다 높은 전압이 입력된 경우에도 레벨 변환이 가능하고, 더욱이 1 종류의 트랜지스터만으로 구성할 수 있으며, 설계 마진을 증대시킬 수 있는 동시에 제조 공정을 감소시켜 제조 비용이 저감된 레벨 변환 회로를 제공할 수 있다.

Claims (16)

  1. 증가형 전계 효과 트랜지스터만을 포함하는 레벨 변환 회로에 있어서, 게이트가 신호 입력단(11)에 접속되고 전류 통로의 일단이 제1전위(VDD)에 접속된 제1도전형의 제1트랜지스터(12)와; 전류 통로의 일단이 상기 제1트랜지스터의 전류 통로의 타단에 접속되고 전류 통로의 타단이 출력단(17)에 접속된 제1도전형의 제2트랜지스터(15)와; 전류 통로의 일단이 상기 출력단에 접속되고 전류 통로의 타단이 제2전위(VSS)에 접속된 제2도전형의 제1트랜지스터(16)와; 게이트가 상기 제1전위(VDD)에 접속되고 전류 통로의 일단이 상기 신호 입력단에 접속되며 타단이 상기 제1도전형의 제2트랜지스터의 게이트 및 제2도전형의 제1트랜지스터의 게이트에 접속된 제2도전형의 제2트랜지스터(13)를 구비하며, 상기 제2도전형의 제2트랜지스터의 타단의 전위는 상기 제2도전형의 제2트랜지스터의 일단의 전위와 상이한 것을 특징으로 하는 레벨 변환 회로.
  2. 제1항에 있어서, 상기 제1도전형의 제1트랜지스터, 상기 제1도전형의 제2트랜지스터, 상기 제2도전형의 제1트랜지스터 및 상기 제2도전형의 제2트랜지스터의 각각에서의 게이트·소스간, 게이트
    ·드레인간 및 드레인·소스간의 전압은 상기 제1전위 이하가 되도록 사전 결정되는 것을 특징으로 하는 레벨 변환 회로.
  3. 제1항에 있어서, 상기 제2도전형의 상기 제2트랜지스터의 임계 전압과 상기 제2도전형의 상기 제1트랜지스터의 임계 전압의 합은 상기 제1전위 이하가 되도록 사전 결정되는 것을 특징으로 하는 레벨 변환 회로.
  4. 제1항에 있어서, 상기 제1도전형의 제1 및 제2트랜지스터는 P 채널 트랜지스터이고, 상기 제2도전형의 제1 및 제2트랜지스터는 N 채널 트랜지스터인 것을 특징으로 하는 레벨 변환 회로.
  5. 제1항에 있어서, 상기 제2도전형의 상기 제2트랜지스터의 타단의 전위는 상기 제2도전형의 상기 제2트랜지스터의 일단의 전위보다 낮은 것을 특징으로 하는 레벨 변환 회로.
  6. 증가형 전계 효과 트랜지스터만을 포함하는 레벨 변환 회로에 있어서, 게이트가 신호 입력단(11)에 접속되고 전류 통로의 일단이 제1전위(VDD)에 접속된 제1도전형의 제1트랜지스터(12)와; 전류 통로의 일단이 상기 제1트랜지스터의 전류 통로의 타단에 접속되고 전류 통로의 타단이 출력단(17)에 접속된 제1도전형의 제2트랜지스터(15)와; 전류 통로의 일단이 상기 출력단에 접속되고 전류 통로의 타단이 제2전위(VSS)에 접속된 제2도전형의 제1트랜지스터(16)와; 게이트가 상기 제1전위(VDD)에 접속되고 전류 통로의 일단이 상기 신호 입력단에 접속되며 타단이 상기 제1도전형의 제2트랜지스터의 게이트 및 제2도전형의 제1트랜지스터의 게이트에 접속된 제2도전형의 제2트랜지스터(13)와; 전류 통로의 일단 및 게이트가 상기 제1전위에 접속되고 전류 통로의 타단이 상기 제1도전형의 제1트랜지스터의 전류 통로의 타단에 접속된 제2도전형의 제3트랜지스터(21)와; 전류 통로의 일단 및 게이트가 상기 제1전위에 접속되고 전류 통로의 타단이 상기 제2도전형의 제2트랜지스터의 전류 통로의 타단에 접속된 제1도전형의 제3트랜지스터(22)를 구비하는 것을 특징으로 하는 레벨 변환 회로.
  7. 제6항에 있어서, 상기 제1도전형의 제1트랜지스터, 상기 제1도전형의 제2트랜지스터, 상기 제2도전형의 제1트랜지스터 및 상기 제2도전형의 제2트랜지스터의 각각에서의 게이트·소스간, 게이트·드레인간 및 드레인·소스간의 전압은 상기 제1전위 이하가 되도록 사전 결정되는 것을 특징으로 하는 레벨 변환 회로.
  8. 제6항에 있어서, 상기 제2도전형의 상기 제2트랜지스터의 임계 전압과 상기 제2도전형의 상기 제1트랜지스터의 임계 전압의 합은 상기 제1전위 이하가 되도록 사전 결정되는 것을 특징으로 하는 레벨 변환 회로.
  9. 게이트가 신호 입력단(11)에 접속되고 전류 통로의 일단이 제1전위(VDD)에 접속된 P 채널의 제1트랜지스터(12)와; 전류 통로의 일단이 상기 P 채널의 제1트랜지스터의 전류 통로의 타단에 접속되고 전류 통로의 타단이 출력단(17)에 P 채널의 제2트랜지스터(15)와; 전류 통로의 일단이 상기 출력단에 접속되고 전류 통로의 타단이 제2전위(VSS)에 접속된 N 채널의 제1트랜지스터(16)와; 게이트가 상기 제1전위(VDD)에 접속되고 전류 통로의 일단이 상기 신호 입력단에 접속되며 타단이 상기 P 채널의 제2트랜지스터의 게이트 및 N 채널의 제1트랜지스터의 게이트에 접속된 N 채널의 제2트랜지스터(13)를 구비하며, 상기 N 채널의 제2트랜지스터의 타단의 전위는 상기 N 채널의 제2트랜지스터의 일단의 전위보다 낮은 것을 특징으로 하는 레벨 변환 회로.
  10. 제9항에 있어서, 상기 P 채널의 제1트랜지스터, 상기 P 채널의 제2트랜지스터, 상기 N 채널의 제1트랜지스터 및 상기 N 채널의 제2트랜지스터의 각각에서의 게이트·소스간, 게이트·드레인간 및 드레인·소스간의 전압은 상기 제1전위 이하가 되도록 사전 결정되는 것을 특징으로 하는 레벨 변환 회로.
  11. 제9항에 있어서, 상기 N 채널의 제2트랜지스터의 임계 전압과 상기 N 채널의 제1트랜지스터의 임계 전압의 합은 상기 제1전위 이하가 되도록 사전 결정되는 것을 특징으로 하는 레벨 변환 회로.
  12. 제9항에 있어서, 상기 P 채널의 제1트랜지스터, 상기 P 채널의 제2트랜지스터, 상기 N 채널의 제1트랜지스터 및 상기 N 채널의 제2트랜지스터는 증가형인 것을 특징으로 하는 레벨 변환 회로.
  13. 게이트가 신호 입력단(11)에 접속되고 전류 통로의 일단이 제1전위(VDD)에 접속된 제1도전형의 제1트랜지스터(12)와; 전류 통로의 일단이 상기 제1트랜지스터의 전류 통로의 타단에 접속되고 전류 통로의 타단이 출력단(17)에 접속된 제1도전형의 제2트랜지스터(15)와; 전류 통로의 일단이 상기 출력단에 접속되고 전류 통로의 타단이 제2전위(VSS)에 접속된 제2도전형의 제1트랜지스터(16)와; 게이트가 상기 제1전위(VDD)에 접속되고 전류 통로의 일단이 상기 신호 입력단에 접속되며 타단이 상기 제1도전형의 제2트랜지스터의 게이트 및 제2도전형의 제1트랜지스터의 게이트에 접속된 제2도전형의 제2트랜지스터(13)와; 전류 통로의 일단 및 게이트가 상기 제1전위에 접속되고 전류 통로의 타단이 상기 제1도전형의 제1트랜지스터의 전류 통로의 타단에 접속된 제2도전형의 제3트랜지스터(21)와; 전류 통로의 일단 및 게이트가 상기 제1전위에 접속되고 전류 통로의 타단이 상기 제2도전형의 제2트랜지스터의 전류 통로의 타단에 접속된 제1도전형의 제3트랜지스터(22)를 구비하는 것을 특징으로 하는 레벨 변환 회로.
  14. 제13항에 있어서, 상기 제1도전형의 제1트랜지스터, 상기 제1도전형의 제2트랜지스터, 상기 제2도전형의 제1트랜지스터 및 상기 제2도전형의 제2트랜지스터의 각각에서의 게이트·소스간, 게이트·드레인간 및 드레인·소스간의 전압은 상기 제1전위 이하가 되도록 사전 결정되는 것을 특징으로 하는 레벨 변환 회로.
  15. 제13항에 있어서, 상기 제2도전형의 상기 제2트랜지스터의 임계 전압과 상기 제2도전형의 상기 제1트랜지스터의 임계 전압의 합은 상기 제1전위 이하가 되도록 사전 결정되는 것을 특징으로 하는 레벨 변환 회로.
  16. 제13항에 있어서, 상기 제1도전형의 제1트랜지스터, 상기 제1도전형의 제2트랜지스터, 상기 제1도전형의 제3트랜지스터, 상기 제2도전형의 제1트랜지스터, 상기 제2도전형의 제2트랜지스터 및 상기 제2도전형의 제3트랜지스터는 증가형인 것을 특징으로 하는 레벨 변환 회로.
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