JPS6012816A - Ｃｍｏｓコンパレ−タ - Google Patents
Ｃｍｏｓコンパレ−タInfo
- Publication number
- JPS6012816A JPS6012816A JP12039983A JP12039983A JPS6012816A JP S6012816 A JPS6012816 A JP S6012816A JP 12039983 A JP12039983 A JP 12039983A JP 12039983 A JP12039983 A JP 12039983A JP S6012816 A JPS6012816 A JP S6012816A
- Authority
- JP
- Japan
- Prior art keywords
- cmos inverter
- inverter
- terminal
- cmos
- input voltage
- Prior art date
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- Pending
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Classifications
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
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- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
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- Physics & Mathematics (AREA)
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- General Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は二つのＣＭＯＳインバータから形成されたＣＭ
ＯＳコンパレータに係る。
ＯＳコンパレータに係る。
０ＭＯ８ＩＣデジタル回路は近年広く利用されるように
なり、このような利用において、アナログ量の計測信号
からデジタル信号に変換して制御処理する回路が多い。
なり、このような利用において、アナログ量の計測信号
からデジタル信号に変換して制御処理する回路が多い。
このような回路ではコンパレータが広く用いられる。し
かしＭＯ８ＩＣ回路で構成された適当なコンパレータが
なく、別口路で形成されたコンパレータを使用していた
。
かしＭＯ８ＩＣ回路で構成された適当なコンパレータが
なく、別口路で形成されたコンパレータを使用していた
。
本発明は０ＭＯ８ＩＣに組込まれた簡単な構成のＣＭＯ
Ｓコンパレータを提供することを目的とする。
Ｓコンパレータを提供することを目的とする。
ｌのＣＭＯＳインバータと第１のＣＭＯＳインバータと
共通の電源に接続され、第１のＣＭＯＳインバータの上
記入力端子と短絡、された入力端子をもつ第２のＣＭＯ
Ｓインバータとからなり、第１のＣＭＯＳインバータを
構成するＭＯＳ）ランジスタのバルク端子に参照電圧を
与え、第２のＣＭＯＳインバータを構成するＭＯＳ）ラ
ンジスタのバルク端子に入力電圧を与え、第２のＣＭＯ
Ｓインバータから出力を取シ出すことを特徴とする特の
である。
共通の電源に接続され、第１のＣＭＯＳインバータの上
記入力端子と短絡、された入力端子をもつ第２のＣＭＯ
Ｓインバータとからなり、第１のＣＭＯＳインバータを
構成するＭＯＳ）ランジスタのバルク端子に参照電圧を
与え、第２のＣＭＯＳインバータを構成するＭＯＳ）ラ
ンジスタのバルク端子に入力電圧を与え、第２のＣＭＯ
Ｓインバータから出力を取シ出すことを特徴とする特の
である。
本発明によるＣＭＯＳコンパレータを一実施例によシ説
明する６第１図は本発明によるＣＭＯＳコンパレータの
一つの実施例の回路構成図である。第１図において、Ｑ
＋−Ｑｚは第１のＣＭＯＳインバータを形成するＰ型及
びｎ型ＭＯ８Ｉ−ランジスタである。Ｐ型ＭＯ８）ラン
ジスタＱ１のソース端子Ｓとバルク端子Ｂは短絡され正
の電ｍＶＤＤへ接続され、Ｐ型ＭＯ８）ランジスタＱ１
のドレイン端子りはｎ型ＭＯ８）ランジスタＱ。
明する６第１図は本発明によるＣＭＯＳコンパレータの
一つの実施例の回路構成図である。第１図において、Ｑ
＋−Ｑｚは第１のＣＭＯＳインバータを形成するＰ型及
びｎ型ＭＯ８Ｉ−ランジスタである。Ｐ型ＭＯ８）ラン
ジスタＱ１のソース端子Ｓとバルク端子Ｂは短絡され正
の電ｍＶＤＤへ接続され、Ｐ型ＭＯ８）ランジスタＱ１
のドレイン端子りはｎ型ＭＯ８）ランジスタＱ。
（ｉＤ ）”レイン端子りと短絡されておシ第１のＣＭ
ＯＳインバータの出力端子を形成する。またＰ型ＭＯＳ
トランジスタＱ、とｎ型ＭＯ８）ランジスタＱ、のゲー
ト端子Ｇ、Ｇは短絡されておシ、第１のＣＭＯＳインバ
ータの入力端子を形成する。第１のＣＭＯＳインバータ
の入力端子と出力端子は短絡ゼれている。ｎｍＭＯＳト
ランジスタものソース端子Ｓは接地されている。
ＯＳインバータの出力端子を形成する。またＰ型ＭＯＳ
トランジスタＱ、とｎ型ＭＯ８）ランジスタＱ、のゲー
ト端子Ｇ、Ｇは短絡されておシ、第１のＣＭＯＳインバ
ータの入力端子を形成する。第１のＣＭＯＳインバータ
の入力端子と出力端子は短絡ゼれている。ｎｍＭＯＳト
ランジスタものソース端子Ｓは接地されている。
また、Ｐ型ＭＯＳトランジスタＱｓとｎ型ＭＯＳトラン
ジスタＱ４は第２のＣＭＯＳインバータ全形成している
。Ｐ型ＭＯ８）ランジスタＱ、のソース端子Ｓとバルク
端子Ｂは短絡され正の電源ＶＤＤへ接続されている。又
Ｐ型ＭＯ８）ランジスタＱｓ’Ｊ ）”レイン端子りは
ｎ型ＭＯ８）ランジスタＱ４のドレイン端子りと短絡さ
れ、第２のＣＭＯＳインバータの出力端子である。Ｐ型
ＭＯ８）ランジスタＱｓ！＝ｎ壓ＭＯ８）ランジスタＱ
４のゲート端ｙｔｔ短絡されていて第１のＣＭＯＳイン
バータの入力端子に接続されている。第１のＣＭＯＳイ
ンバータのｎ型ＭＯＳト９ンジスタＱｔのバルク端子Ｂ
には参照電圧例えばＶｒｅｆ ＝ １００ ｍＶが与え
られ、第２のＣＭＯＳインバータのｎ型ＭＯＳトランジ
スタＱ４のバルク端子Ｂに入力電圧Ｖｉｎが付加される
。第２のＣＭＯＳインバータの出力端子から出力Ｖｏｕ
ｔを得ることができる。第１のＣＭＯＳイン、バークの
入力端子と出力端子は短絡されていることによって、第
１のＣＭＯＳインバとなる。従って、第２のＣＭＯＳイ
ンバータの入力電圧ＶｉｎがＯからＶｒｅｆ ＝１００
ｍｙに達するまでは、第２のＣＭＯＳインバータの方が
閾値は高く、従って出力Ｖｏｕｔは高電位に保たれる。
ジスタＱ４は第２のＣＭＯＳインバータ全形成している
。Ｐ型ＭＯ８）ランジスタＱ、のソース端子Ｓとバルク
端子Ｂは短絡され正の電源ＶＤＤへ接続されている。又
Ｐ型ＭＯ８）ランジスタＱｓ’Ｊ ）”レイン端子りは
ｎ型ＭＯ８）ランジスタＱ４のドレイン端子りと短絡さ
れ、第２のＣＭＯＳインバータの出力端子である。Ｐ型
ＭＯ８）ランジスタＱｓ！＝ｎ壓ＭＯ８）ランジスタＱ
４のゲート端ｙｔｔ短絡されていて第１のＣＭＯＳイン
バータの入力端子に接続されている。第１のＣＭＯＳイ
ンバータのｎ型ＭＯＳト９ンジスタＱｔのバルク端子Ｂ
には参照電圧例えばＶｒｅｆ ＝ １００ ｍＶが与え
られ、第２のＣＭＯＳインバータのｎ型ＭＯＳトランジ
スタＱ４のバルク端子Ｂに入力電圧Ｖｉｎが付加される
。第２のＣＭＯＳインバータの出力端子から出力Ｖｏｕ
ｔを得ることができる。第１のＣＭＯＳイン、バークの
入力端子と出力端子は短絡されていることによって、第
１のＣＭＯＳインバとなる。従って、第２のＣＭＯＳイ
ンバータの入力電圧ＶｉｎがＯからＶｒｅｆ ＝１００
ｍｙに達するまでは、第２のＣＭＯＳインバータの方が
閾値は高く、従って出力Ｖｏｕｔは高電位に保たれる。
しかし、ｖｌｎがＶｒｅｆ＝１００ｍＶ ’ｘ超えると
Ｖｏｕｔは急激に低電位となる。第１図の実施例では、
参照電圧Ｖｒｅｆを変えればコンパレータの閾値も変化
し、Ｖｒｅｆの数＋ｍｖから敬百ｍＶの範囲で任意の閾
値のコンパレータを得ることができる。
Ｖｏｕｔは急激に低電位となる。第１図の実施例では、
参照電圧Ｖｒｅｆを変えればコンパレータの閾値も変化
し、Ｖｒｅｆの数＋ｍｖから敬百ｍＶの範囲で任意の閾
値のコンパレータを得ることができる。
尚、第２図は第１図に示す回路の参照電圧Ｖｒｅｆが１
００ｍＶの場合に、入力電圧Ｖｉｎに対応した出力電圧
■Ｏｕｔの変化を示した図である。入力電圧Ｖｌｎが参
照電圧Ｖｒｅｆに比べて低い値から高い値へ変化する場
合と、高い値から低い値へ変化する場合で、出力電圧は
高から低へらるいは低から高へ参照電圧Ｖｒｅｆを境と
して、はぼ電源電圧ｖＤＤの巾、で急激に変化している
。したがって参照電圧を閾値としたコンパレータとし７
動作するものである。
００ｍＶの場合に、入力電圧Ｖｉｎに対応した出力電圧
■Ｏｕｔの変化を示した図である。入力電圧Ｖｌｎが参
照電圧Ｖｒｅｆに比べて低い値から高い値へ変化する場
合と、高い値から低い値へ変化する場合で、出力電圧は
高から低へらるいは低から高へ参照電圧Ｖｒｅｆを境と
して、はぼ電源電圧ｖＤＤの巾、で急激に変化している
。したがって参照電圧を閾値としたコンパレータとし７
動作するものである。
本発明によるＣＭＯＳコンパレータによれば、０ＭＯ８
基板上でＣＭＯ８論押回路とともにコンパレータを組込
むことができ、従来の場合の如く別回路のコンバレー夕
を使用する必要はなくなった。本発明によるＣＭＯＳコ
ンパレータは２組のＣＭＯＳインバータで構成され構成
が極めて簡単であり、参照電圧も数十ｍＶから数百饋の
範囲に簡単に変えられるものである。本発明によるＣＭ
ＯＳコンパレータは、近年の自動車の電製品等でのアナ
ログ計測量をデジタル化して処理する電子制御回路’Ｉ
ＣＭＯ８ＩＣ化の上できわめて有用である。
基板上でＣＭＯ８論押回路とともにコンパレータを組込
むことができ、従来の場合の如く別回路のコンバレー夕
を使用する必要はなくなった。本発明によるＣＭＯＳコ
ンパレータは２組のＣＭＯＳインバータで構成され構成
が極めて簡単であり、参照電圧も数十ｍＶから数百饋の
範囲に簡単に変えられるものである。本発明によるＣＭ
ＯＳコンパレータは、近年の自動車の電製品等でのアナ
ログ計測量をデジタル化して処理する電子制御回路’Ｉ
ＣＭＯ８ＩＣ化の上できわめて有用である。
第１図は本発明によるＣＭＯＳコンノぞレータの回路構
成図、第２図は第１図に示す回路の入力電圧対出力電圧
の変化を示した図でおる。 図において Ｑｓ’、ＱｓはＰ型ＭＯＳトランジスタ、Ｑ、、Ｑ◆は
ｎ型ＭＯ８）ランジスタ、Ｓはソース端子、Ｂはバルク
端子、Ｄはドレイン端子１、Ｇはゲート端子を示す。 特許出願人 住友電気工朶株式会社 代理人 弁即士 光石士部（他１名）
成図、第２図は第１図に示す回路の入力電圧対出力電圧
の変化を示した図でおる。 図において Ｑｓ’、ＱｓはＰ型ＭＯＳトランジスタ、Ｑ、、Ｑ◆は
ｎ型ＭＯ８）ランジスタ、Ｓはソース端子、Ｂはバルク
端子、Ｄはドレイン端子１、Ｇはゲート端子を示す。 特許出願人 住友電気工朶株式会社 代理人 弁即士 光石士部（他１名）
Claims (1)
- 入力端子と出力端子とを短絡した第１のＣＭＯＳインバ
ータと、第１のＣＭＯＳインバータと共通の電源に接続
され、第１のＣＭＯＳインバータの上記入力端子と短絡
された入力端子をもつ第２のＣＭＯＳインバータとから
なｐ、第１（ＤＣＭＯＳインバータを構成するＭＯＳ）
ランジスタのバルク端子に参照電圧を与え、第２のＣＭ
ＯＳインバータを構成するＭＯＳ）ランジスタのバルク
端子に入力電圧を与えて、第２のＣＭＯＳインバータか
ら出力を得ることを特徴とするＣＭＯ’Ｓコンパレータ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12039983A JPS6012816A (ja) | 1983-07-04 | 1983-07-04 | Ｃｍｏｓコンパレ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12039983A JPS6012816A (ja) | 1983-07-04 | 1983-07-04 | Ｃｍｏｓコンパレ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6012816A true JPS6012816A (ja) | 1985-01-23 |
Family
ID=14785244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12039983A Pending JPS6012816A (ja) | 1983-07-04 | 1983-07-04 | Ｃｍｏｓコンパレ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6012816A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62502510A (ja) * | 1985-04-15 | 1987-09-24 | ヒュンダイ エレクトロニクス アメリカ | Ｃｍｏｓ回路 |
| WO2018220470A1 (en) * | 2017-05-31 | 2018-12-06 | Semiconductor Energy Laboratory Co., Ltd. | Comparison circuit, semiconductor device, electronic component, and electronic device |
-
1983
- 1983-07-04 JP JP12039983A patent/JPS6012816A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62502510A (ja) * | 1985-04-15 | 1987-09-24 | ヒュンダイ エレクトロニクス アメリカ | Ｃｍｏｓ回路 |
| WO2018220470A1 (en) * | 2017-05-31 | 2018-12-06 | Semiconductor Energy Laboratory Co., Ltd. | Comparison circuit, semiconductor device, electronic component, and electronic device |
| JP2018207486A (ja) * | 2017-05-31 | 2018-12-27 | 株式会社半導体エネルギー研究所 | 比較回路、半導体装置、電子部品、および電子機器 |
| US11457167B2 (en) | 2017-05-31 | 2022-09-27 | Semiconductor Energy Laboratory Co., Ltd. | Comparison circuit, semiconductor device, electronic component, and electronic device |
| US11689829B2 (en) | 2017-05-31 | 2023-06-27 | Semiconductor Energy Laboratory Co., Ltd. | Comparison circuit, semiconductor device, electronic component, and electronic device |
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