JPS61125624A - 定電圧発生回路 - Google Patents
定電圧発生回路Info
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- JPS61125624A JPS61125624A JP24765584A JP24765584A JPS61125624A JP S61125624 A JPS61125624 A JP S61125624A JP 24765584 A JP24765584 A JP 24765584A JP 24765584 A JP24765584 A JP 24765584A JP S61125624 A JPS61125624 A JP S61125624A
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- JP
- Japan
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- transistor
- potential point
- drain
- voltage
- constant voltage
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＦｌｏａｔｉｎｇ ｇａｔｅ Ａｖａｌａｎｃ
ｈｅ ｉｎｊｅｃｔｉｏｎＭＯ３）ランジスタ（以下、
ＦＡＭＯＳトランジスタという。）を利用した定電圧発
生回路に関するものである。
ｈｅ ｉｎｊｅｃｔｉｏｎＭＯ３）ランジスタ（以下、
ＦＡＭＯＳトランジスタという。）を利用した定電圧発
生回路に関するものである。
定電圧発生回路として、従来から第６図に示すようなも
のがあった。
のがあった。
同図において、■は高電位点であり、２１〜２４はＮチ
ャネルディプレッション形ＭＯ３）ランジスタである。
ャネルディプレッション形ＭＯ３）ランジスタである。
Ｍｏ３）ランジスタ２１のドレインは高電位点１に接続
され、ソースはＭＯＳトランジスタ２２のドレインに接
続される。ＭＯＳトランジスタ２２のソースはＭＯＳト
ランジスタ２３のドレインに、ＭｏＳトランジスタ２３
のソースはＭＯＳトランジスタ２４のドレインにそれぞ
れ接続され、Ｍｏ３Ｉ−ランジスタ２４のソースは低電
位点４に接続されている。
され、ソースはＭＯＳトランジスタ２２のドレインに接
続される。ＭＯＳトランジスタ２２のソースはＭＯＳト
ランジスタ２３のドレインに、ＭｏＳトランジスタ２３
のソースはＭＯＳトランジスタ２４のドレインにそれぞ
れ接続され、Ｍｏ３Ｉ−ランジスタ２４のソースは低電
位点４に接続されている。
Ｍｏ５Ｉ−ランジスタ２１〜２３のゲートはそれぞれ自
己のソースに接続されており、ＭＯＳトランジスタ２４
のソースは低電位点４に接続されている。
己のソースに接続されており、ＭＯＳトランジスタ２４
のソースは低電位点４に接続されている。
出力線２５はＭＯＳトランジスタ２２のソースに接続さ
れており、ここから定電圧Ｖｏｕ Ｌを得る。
れており、ここから定電圧Ｖｏｕ Ｌを得る。
次に、このようぐ構成された定電圧発生回路の動作を説
明する。
明する。
高電位点ｌに電圧を与えると、ＭＯＳ）ランジスタ２１
〜２４はすべてオン状態にあるので、高電位点ｌから低
電位点４へ電流がながれ、出力線２５には所定の電位Ｖ
ｏｕ ｔが現れる。この電位Ｖｏｕ ｔはＭＯＳトラン
ジスタ２１〜２４のそれぞれの電流増幅率のとり方によ
って制御できる。従って、この電位Ｖｏｕ ｔを定電圧
源として利用している。
〜２４はすべてオン状態にあるので、高電位点ｌから低
電位点４へ電流がながれ、出力線２５には所定の電位Ｖ
ｏｕ ｔが現れる。この電位Ｖｏｕ ｔはＭＯＳトラン
ジスタ２１〜２４のそれぞれの電流増幅率のとり方によ
って制御できる。従って、この電位Ｖｏｕ ｔを定電圧
源として利用している。
しかし、この従来の定電圧発生回路は素子数も多く、さ
らに大電流をとるためには各々のトランジスタも大きく
する必要がある。また、高電位点１の電圧が変動すると
、出力線２５の電位もそれに対応して変動してしまうと
いう欠点がある。
らに大電流をとるためには各々のトランジスタも大きく
する必要がある。また、高電位点１の電圧が変動すると
、出力線２５の電位もそれに対応して変動してしまうと
いう欠点がある。
本発明は、上記問題点に鑑みてなされたものであり、そ
の目的とするところは、素子数が少なく回路構成が簡単
であり、その上大電流をとることができ、しかも出力電
位の変動が小さい定電圧発生回路を提供することにある
。
の目的とするところは、素子数が少なく回路構成が簡単
であり、その上大電流をとることができ、しかも出力電
位の変動が小さい定電圧発生回路を提供することにある
。
かかる目的を達成するために本発明の定電圧発生回路は
、一端が高電位点に接続されている抵抗手段と、ドレイ
ンが前記抵抗手段の他端に接続されソースが低電位点に
接続されゲートが高電位点に接続されているＮチャネル
形ＦＡＭＯＳトランジスタとを具備し、前記Ｎチャネル
形Ｆ ＡＭＯＳトランジスタのドレインを出力としたも
のである。
、一端が高電位点に接続されている抵抗手段と、ドレイ
ンが前記抵抗手段の他端に接続されソースが低電位点に
接続されゲートが高電位点に接続されているＮチャネル
形ＦＡＭＯＳトランジスタとを具備し、前記Ｎチャネル
形Ｆ ＡＭＯＳトランジスタのドレインを出力としたも
のである。
Ｎチャネル形ＦＡＭＯＳ）ランジスタに対してパンチス
ルー現象を呈するのに充分なドレイン電圧を与えること
により、定電圧を得る。
ルー現象を呈するのに充分なドレイン電圧を与えること
により、定電圧を得る。
以下、実施例と共に本発明の詳細な説明する。
第１図は本発明の一実施例を示す回路図である。
抵抗素子２の一端は高電位点１に接続され、他端はＮチ
ャネル形ＦＡＭＯＳトランジスタ３のドレインに接続さ
れている。
ャネル形ＦＡＭＯＳトランジスタ３のドレインに接続さ
れている。
また、Ｎチャネル形ＦＡＭＯＳ）ランジスク３のゲート
は高電位点１に接続され、ソースは低電位点４に接続さ
れている。
は高電位点１に接続され、ソースは低電位点４に接続さ
れている。
出力線５はＮチャネル形ＦＡＭＯＳ）ランジ入り３のド
レインに接続され、ＭＯ３回路群からなる負荷６のｔ源
供給線となる。なお、負荷６は低電位点４に接紘されて
おり、この低電位点４は通常接地されている。
レインに接続され、ＭＯ３回路群からなる負荷６のｔ源
供給線となる。なお、負荷６は低電位点４に接紘されて
おり、この低電位点４は通常接地されている。
次に、本実施例の動作を説明する。
第２図はＮチャネル形ＦＡＭＯＳ）ランジスタのトラン
ジスタ特性を示したものであり、曲線Ａ。
ジスタ特性を示したものであり、曲線Ａ。
Ｂ、Ｃはそれぞれ異なるゲート電圧ＶＧＳを与えた時の
トランジスタ特性を示したものである。
トランジスタ特性を示したものである。
曲ｍＡを例にとって説明すると、Ｎチャネル形ＦＡＭＯ
Ｓトランジスタは、ゲート電圧■。、を一定としてドレ
イン電圧■。を上げていくと、ドレイン電圧■。ｓ ”
ｖ ｏまではドレイン電［１□が上昇していき、ドレ
イン電圧が■。を越えると飽和領域に入りドレイン電流
Ｉ。が一定となる。さらにドレイン電圧ｖ、！を上げて
いき、ドレイン電圧■。、が■１を越えると急速にドレ
イン電流■。、が増大し、パンチスルー現象が現れる。
Ｓトランジスタは、ゲート電圧■。、を一定としてドレ
イン電圧■。を上げていくと、ドレイン電圧■。ｓ ”
ｖ ｏまではドレイン電［１□が上昇していき、ドレ
イン電圧が■。を越えると飽和領域に入りドレイン電流
Ｉ。が一定となる。さらにドレイン電圧ｖ、！を上げて
いき、ドレイン電圧■。、が■１を越えると急速にドレ
イン電流■。、が増大し、パンチスルー現象が現れる。
本発明はこのパンチスルー現象を利用するものである。
第３図は第１図に示す本実施例定電圧発生回路の各点の
変化をグラフにしたもので、本実施例定電圧発生回路の
電気的特性を示している。
変化をグラフにしたもので、本実施例定電圧発生回路の
電気的特性を示している。
曲ｉ７は出力線５の電位Ｖ、と高電位点１の電位ＶＤＤ
との関係を示し、曲線８はＦＡＭＯＳトランジスタ３を
流れる電流■。、と高電位点ｌの電位Ｖｌｌ１１との関
係を示したものである。
との関係を示し、曲線８はＦＡＭＯＳトランジスタ３を
流れる電流■。、と高電位点ｌの電位Ｖｌｌ１１との関
係を示したものである。
ここで、高電位点１の電圧■。。を上げてい（とＦＡＭ
ＯＳ）ランジスタ３のドレイン電圧■。、が上昇し、そ
れに伴いドレイン電流■。、も上昇していく。さらに、
電圧Ｖｌｌｌ＋を上げていき、Ｖｄを越える点からＦＡ
ＭＯＳ トランジスタ３のパンチスルー現象が始まる。
ＯＳ）ランジスタ３のドレイン電圧■。、が上昇し、そ
れに伴いドレイン電流■。、も上昇していく。さらに、
電圧Ｖｌｌｌ＋を上げていき、Ｖｄを越える点からＦＡ
ＭＯＳ トランジスタ３のパンチスルー現象が始まる。
このときの、ＦＡＭＯＳ）ランジスタ３のドレイン電圧
ｖｎｓはＶｓａ ｔとなる。
ｖｎｓはＶｓａ ｔとなる。
さらに、■、。を上げていくとドレイン電流■。
は急激に増大していくが、ドレイン電圧■。、は電圧Ｖ
ｓａｔで飽和状態となる。
ｓａｔで飽和状態となる。
出力線５はこの電圧Ｖｓａ ｔを取り出し負荷６の電圧
源とするものであり、負荷６であるＭＯＳ回路群の回路
電流をＩＬとすると、高電位点１の電圧Ｖ ｏｏ−ｔ−
電圧ｖＬすなわち、特性曲線８におけるパンチスルー現
象が始まったときのドレイン電流■ｄと回路電流Ｉ、と
の和の電流値に対応する電圧に設定すればよいことにな
る。
源とするものであり、負荷６であるＭＯＳ回路群の回路
電流をＩＬとすると、高電位点１の電圧Ｖ ｏｏ−ｔ−
電圧ｖＬすなわち、特性曲線８におけるパンチスルー現
象が始まったときのドレイン電流■ｄと回路電流Ｉ、と
の和の電流値に対応する電圧に設定すればよいことにな
る。
なお、出力電圧Ｖｏｕ ｔすなわちＦＡＭＯＳＩ−ラン
ジスタ３の飽和電圧Ｖｓａ ｔは、ＦＡＭＯｓトランジ
スタ３のチャネル長等のデバイスパラメータを変えるこ
とで任意に設定できる。
ジスタ３の飽和電圧Ｖｓａ ｔは、ＦＡＭＯｓトランジ
スタ３のチャネル長等のデバイスパラメータを変えるこ
とで任意に設定できる。
また、負荷６としては必ずしもＭＯ３回路でなくてもよ
いことは言うまでもない。
いことは言うまでもない。
第４図および第５図は本発明の他の実施例を示す回路図
であり、第１図と同一もしくは相当部分には同一の符号
を付してその説明を省略する。
であり、第１図と同一もしくは相当部分には同一の符号
を付してその説明を省略する。
上記実施例では、高電位点１とＦＡＭＯＳ）ランジスタ
３の間に抵抗素子２を挿入したが、第４図に示すような
Ｎチャネル形ＭＯ３Ｉ−ランジスタ９あるいは第５図に
示すようなＰチャネル形ＭＯＳトランジスタ１０を用い
てもよい。
３の間に抵抗素子２を挿入したが、第４図に示すような
Ｎチャネル形ＭＯ３Ｉ−ランジスタ９あるいは第５図に
示すようなＰチャネル形ＭＯＳトランジスタ１０を用い
てもよい。
Ｎチャネル形ＭＯ３）ランジスタ９ではゲートを高電位
点１にＰチャネル形ＭＯＳトランジスタ１０ではゲート
を低電位点４にそれぞれ接続することで上記実施例と同
様の効果を奏する。
点１にＰチャネル形ＭＯＳトランジスタ１０ではゲート
を低電位点４にそれぞれ接続することで上記実施例と同
様の効果を奏する。
なお、Ｎチャネル形ＭＯＳ）ランジスタ９とＰチャネル
形ＭＯ３）ランジスタ１０のそれぞれのゲートに印加す
る電圧は、各々のトランジスタがオン状態となるような
任意の電圧でよいことは言うまでもない。
形ＭＯ３）ランジスタ１０のそれぞれのゲートに印加す
る電圧は、各々のトランジスタがオン状態となるような
任意の電圧でよいことは言うまでもない。
以上説明したように、本発明の定電圧発生回路によれば
、ＦＡＭＯＳ トランジスタのパンチスルー現象を利用
しているので、大電流をとることができ、しかも電位の
変動が小さい。
、ＦＡＭＯＳ トランジスタのパンチスルー現象を利用
しているので、大電流をとることができ、しかも電位の
変動が小さい。
さらに、従来回路に比較して回路構成が簡単であるため
、専有面積の小さいものとなる。
、専有面積の小さいものとなる。
第１図は本発明の一実施例を示す回路図、第２図はＮチ
ャネル形ＦＡＭＯＳトランジスタの特性図、第３図は第
１図に示す実施例回路の各点の状態を示すグラフ、第４
図および第５図は本発明の他の実施例を示す回路図、第
６図は従来の定電圧発生回路を示す回路図である。 ｌ・・・高電位点、２・・・抵抗素子、３・・・ＦＡＭ
ＯＳ トランジスタ、４・・・低電位点、５・・・出力
線。
ャネル形ＦＡＭＯＳトランジスタの特性図、第３図は第
１図に示す実施例回路の各点の状態を示すグラフ、第４
図および第５図は本発明の他の実施例を示す回路図、第
６図は従来の定電圧発生回路を示す回路図である。 ｌ・・・高電位点、２・・・抵抗素子、３・・・ＦＡＭ
ＯＳ トランジスタ、４・・・低電位点、５・・・出力
線。
Claims (2)
- （１）一端が高電位点に接続されている抵抗手段と、ド
レインが前記抵抗手段の他端に接続されソースが低電位
点に接続されゲートが高電位点に接続されているＮチャ
ネル形ＦＡＭＯＳトランジスタとを具備し、前記Ｎチャ
ネル形ＦＡＭＯＳトランジスタのドレインを出力とする
ことを特徴とする定電圧発生回路。 - （２）抵抗手段としてＭＯＳトランジスタを用いた特許
請求範囲第１項記載の定電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24765584A JPS61125624A (ja) | 1984-11-22 | 1984-11-22 | 定電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24765584A JPS61125624A (ja) | 1984-11-22 | 1984-11-22 | 定電圧発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61125624A true JPS61125624A (ja) | 1986-06-13 |
Family
ID=17166707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24765584A Pending JPS61125624A (ja) | 1984-11-22 | 1984-11-22 | 定電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61125624A (ja) |
-
1984
- 1984-11-22 JP JP24765584A patent/JPS61125624A/ja active Pending
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