JPS6324406A - 定電流回路 - Google Patents
定電流回路Info
- Publication number
- JPS6324406A JPS6324406A JP16827386A JP16827386A JPS6324406A JP S6324406 A JPS6324406 A JP S6324406A JP 16827386 A JP16827386 A JP 16827386A JP 16827386 A JP16827386 A JP 16827386A JP S6324406 A JPS6324406 A JP S6324406A
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- JP
- Japan
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- voltage
- transistor
- transistors
- mos transistor
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- Pending
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- 238000010586 diagram Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Control Of Electrical Variables (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は定電流回路に関するものである。
［従来の技術］
従来、ＭＯＳトランジスタを用いた定電流回路として、
特開昭５６−２０１７号公報に開示されたちのがある。
特開昭５６−２０１７号公報に開示されたちのがある。
この基本構成は第２図に示すもので、ＭＯＳトランジス
タＴ 、 Ｔ ｓは電源間に直列に接続してあり、そ
の間には抵抗Ｒを接続しである。また電源間には、ＭＯ
ＳトランジスタＴ９゜”１０を直列に接続してあり、ト
ランジスタＴ９のゲートおよびドレインはトランジスタ
Ｔ７のゲートに接続しである。さらにトランジスタＴ８
．Ｔ１ｏに並列にＭＯ５トランジスタ”ｌｌを接続して
あり、そのゲートおよびトランジスタ”１０のゲートは
トランジスタＴ８のドレインと抵抗Ｒの接続端に接続し
である。そしてトランジスタ”１１には負荷りを接続し
である。
タＴ 、 Ｔ ｓは電源間に直列に接続してあり、そ
の間には抵抗Ｒを接続しである。また電源間には、ＭＯ
ＳトランジスタＴ９゜”１０を直列に接続してあり、ト
ランジスタＴ９のゲートおよびドレインはトランジスタ
Ｔ７のゲートに接続しである。さらにトランジスタＴ８
．Ｔ１ｏに並列にＭＯ５トランジスタ”ｌｌを接続して
あり、そのゲートおよびトランジスタ”１０のゲートは
トランジスタＴ８のドレインと抵抗Ｒの接続端に接続し
である。そしてトランジスタ”１１には負荷りを接続し
である。
以上の（１〜ｉ成において、トランジスタＴ、Ｔ９はミ
ラー回路を構成し、トランジスタ”１０のに値はトラン
ジスタＴ８のそれより大きく設定しである。すなわち、
トランジスタＴ 、Ｔ に同じ電流を流すには、ト
ランジスタＴ１ｏよりもトランジスタＴ７の方により高
いゲート電圧を印加する必要がある。そこで抵抗Ｒを設
け、トランジスタＴ のゲート電圧をトランジスタＴ７
のそれより、Ｏ 抵抗Ｒによる電圧低時分だけ低（し、両者に流れる電流
を等しくし、この状態で安定させる。
ラー回路を構成し、トランジスタ”１０のに値はトラン
ジスタＴ８のそれより大きく設定しである。すなわち、
トランジスタＴ 、Ｔ に同じ電流を流すには、ト
ランジスタＴ１ｏよりもトランジスタＴ７の方により高
いゲート電圧を印加する必要がある。そこで抵抗Ｒを設
け、トランジスタＴ のゲート電圧をトランジスタＴ７
のそれより、Ｏ 抵抗Ｒによる電圧低時分だけ低（し、両者に流れる電流
を等しくし、この状態で安定させる。
そしてトランジスタ”ＬＧのゲート電圧をトランジスタ
Ｔ１１に供給することにより、負荷りに定電流を流すよ
うにしたものである。
Ｔ１１に供給することにより、負荷りに定電流を流すよ
うにしたものである。
［発明が解決しようとする問題点コ
上記ものでは、定電流特性を得るためにはトランジスタ
Ｔ 、Ｔ は弱反転領域で動作させる必要がある。
Ｔ 、Ｔ は弱反転領域で動作させる必要がある。
そのためには、抵抗Ｒを非常に大きくするかトランジス
タＴ、Ｔ８のに値を大きくする必要がある。そこで全体
の回路構成の面積を小さくするために抵抗Ｒを小さくし
た場合には、トランジスタＴ 、Ｔ のに値を大き
くしなければならない。トランジスタＴ 、 Ｔ ８
の面積を大きくすることなくに値を大きくするにはその
チャネル長を短くすることが考えられる。しかしながら
単にチャネル長を短くしただけでは、定電流回路として
の電圧特性が悪化してしまうのである。すなわちトラン
ジスタＴ によって電源電圧ＶＤｌ）が一定電圧（約０
．５Ｖ）だけ降下されるため、トランジスタ”１０のド
レイン電圧は電ｔｉ ７ｉ ＩＩ Ｉこよって変動し、
定電流特性が悪化してしまうのである。
タＴ、Ｔ８のに値を大きくする必要がある。そこで全体
の回路構成の面積を小さくするために抵抗Ｒを小さくし
た場合には、トランジスタＴ 、Ｔ のに値を大き
くしなければならない。トランジスタＴ 、 Ｔ ８
の面積を大きくすることなくに値を大きくするにはその
チャネル長を短くすることが考えられる。しかしながら
単にチャネル長を短くしただけでは、定電流回路として
の電圧特性が悪化してしまうのである。すなわちトラン
ジスタＴ によって電源電圧ＶＤｌ）が一定電圧（約０
．５Ｖ）だけ降下されるため、トランジスタ”１０のド
レイン電圧は電ｔｉ ７ｉ ＩＩ Ｉこよって変動し、
定電流特性が悪化してしまうのである。
本発明は、トランジスタのチャネル長を短くするととも
に抵抗を小さくして全体の面積を小さくするようにし、
しかも電源電圧の変動を受けない定電流特性の良好な定
電流回路を提供することを目的とするものである。
に抵抗を小さくして全体の面積を小さくするようにし、
しかも電源電圧の変動を受けない定電流特性の良好な定
電流回路を提供することを目的とするものである。
［問題点を解決するための手段］
本発明は、第１のＭＯＳトランジスタと抵抗間に直列に
第２のＭＯＳトランジスタを接続するとともに第４のＭ
ＯＳ トランジスタと第６のＭ ＯＳトランジスタ間
に第５のＭＯＳトランジスタを直列に接続し、第２のＭ
ＯＳトランジスタのゲートおよびドレインを接続すると
ともにこのゲートと第５の〜１０Ｓトランジスタのゲー
トに接続し、第２および第５のＭＯＳトランジスタによ
って電源電圧の変動を吸収するようにしたものである。
第２のＭＯＳトランジスタを接続するとともに第４のＭ
ＯＳ トランジスタと第６のＭ ＯＳトランジスタ間
に第５のＭＯＳトランジスタを直列に接続し、第２のＭ
ＯＳトランジスタのゲートおよびドレインを接続すると
ともにこのゲートと第５の〜１０Ｓトランジスタのゲー
トに接続し、第２および第５のＭＯＳトランジスタによ
って電源電圧の変動を吸収するようにしたものである。
〔実施例］
第１図において、トランジスタＴ１と抵抗ＲＨｉｌには
トランジスタＴ２を直列に接続してあり、トランジスタ
Ｔ 、Ｔ 間にはトランジスタＴ５をＢ 直列に接続しである。そしてトランジスタＴ２のゲート
とドレインを接続するとともにそのゲートとトランジス
タＴ５のゲートとを接続しである。
トランジスタＴ２を直列に接続してあり、トランジスタ
Ｔ 、Ｔ 間にはトランジスタＴ５をＢ 直列に接続しである。そしてトランジスタＴ２のゲート
とドレインを接続するとともにそのゲートとトランジス
タＴ５のゲートとを接続しである。
以−にの（Ｉ■成において、トランジスタＴ３およびＴ
はダイオード接続しであるため１、それぞれのソース
−ゲート間の電圧は電Ｊ［電圧に依らず０゜５Ｖ程度の
一定電圧に保持される。またトランジスタＴ６のゲート
電圧も電源電圧に依らず、はぼ一定に保たれるため、そ
のソース−ドレイン電圧も０，５Ｖ程度の一定電圧に保
持される。すなわち、トランジスタＴ 、Ｔ があ
るため、電源型圧の変化分はその大半がトランジスタＴ
、Ｔのドレインに表れ、トランジスタＴ 、Ｔ
のソ一スには電源電圧の変動の影響はほとんど表れな
いのである。
はダイオード接続しであるため１、それぞれのソース
−ゲート間の電圧は電Ｊ［電圧に依らず０゜５Ｖ程度の
一定電圧に保持される。またトランジスタＴ６のゲート
電圧も電源電圧に依らず、はぼ一定に保たれるため、そ
のソース−ドレイン電圧も０，５Ｖ程度の一定電圧に保
持される。すなわち、トランジスタＴ 、Ｔ があ
るため、電源型圧の変化分はその大半がトランジスタＴ
、Ｔのドレインに表れ、トランジスタＴ 、Ｔ
のソ一スには電源電圧の変動の影響はほとんど表れな
いのである。
したがって抵抗Ｒに小さな抵抗値のものを使用できると
ともにトランジスタＴ 、Ｔ 、Ｔｓ。
ともにトランジスタＴ 、Ｔ 、Ｔｓ。
Ｔａにチャネル長の短いものを用いても、電源電圧の変
動による影響をほとんど受けることがなく安定した定電
流特性を得ることができる。また、トランジスタＴ
、Ｔｓを追加するため素子数は増えるが、各素子の面積
を小さくてきるため、全体の面積は小さくすることがで
きる。
動による影響をほとんど受けることがなく安定した定電
流特性を得ることができる。また、トランジスタＴ
、Ｔｓを追加するため素子数は増えるが、各素子の面積
を小さくてきるため、全体の面積は小さくすることがで
きる。
［発明の効果コ
本発明によれば、抵抗値の低い抵抗を用いることができ
るとともにチャネル長の短いトランジス夕を用いること
ができるため、全体の面積を小さくすることができ、し
かも電源電圧の変動による影響を受けず、安定した定電
流特性が得られる。
るとともにチャネル長の短いトランジス夕を用いること
ができるため、全体の面積を小さくすることができ、し
かも電源電圧の変動による影響を受けず、安定した定電
流特性が得られる。
第１図は本発明の一実施例を示した電気回路図、第２図
は従来例を示した電気ｕ略図である。 Ｔ１〜Ｔｏ・・・ＭＯＳトランジスタ Ｒ・・・抵抗 以 上
は従来例を示した電気ｕ略図である。 Ｔ１〜Ｔｏ・・・ＭＯＳトランジスタ Ｒ・・・抵抗 以 上
Claims (1)
- 【特許請求の範囲】 第１の導電型の第１のＭＯＳトランジスタと、この第１
のＭＯＳトランジスタに直列に第２の導電型のＭＯＳト
ランジスタおよび第１の導電型のＭＯＳトランジスタを
接続し、 第２のＭＯＳトランジスタと第３のＭＯＳトランジスタ
間に抵抗を接続し、 第１の導電型の第４のＭＯＳトランジスタと、この第４
のＭＯＳトランジスタに直列に第２の導電型の第５のＭ
ＯＳトランジスタおよび第１の導電型の第６のＭＯＳト
ランジスタをを接続し、第１のＭＯＳトランジスタのゲ
ートと第４のＭＯＳトランジスタのゲートを接続すると
ともに第４のＭＯＳトランジスタのゲートとソースを接
続し、 第２のＭＯＳトランジスタのゲートと第５のＭＯＳトラ
ンジスタのゲートを接続するとともに第２のＭＯＳトラ
ンジスタのゲートとソースを接続し、 第３のＭＯＳトランジスタのゲートを第２のＭＯＳトラ
ンジスタのソースに接続し、 第６のＭＯＳトランジスタのゲートを第３のＭＯＳトラ
ンジスタのドレインに接続した ことを特徴とする定電流回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16827386A JPS6324406A (ja) | 1986-07-17 | 1986-07-17 | 定電流回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16827386A JPS6324406A (ja) | 1986-07-17 | 1986-07-17 | 定電流回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6324406A true JPS6324406A (ja) | 1988-02-01 |
Family
ID=15864961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16827386A Pending JPS6324406A (ja) | 1986-07-17 | 1986-07-17 | 定電流回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6324406A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0218606A (ja) * | 1988-07-06 | 1990-01-22 | Nec Ic Microcomput Syst Ltd | 定電流回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57111711A (en) * | 1980-11-14 | 1982-07-12 | Puuru Rechiyuudo E Ra Fuaburik | Generator for current of integrated circuit |
-
1986
- 1986-07-17 JP JP16827386A patent/JPS6324406A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57111711A (en) * | 1980-11-14 | 1982-07-12 | Puuru Rechiyuudo E Ra Fuaburik | Generator for current of integrated circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0218606A (ja) * | 1988-07-06 | 1990-01-22 | Nec Ic Microcomput Syst Ltd | 定電流回路 |
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