JPS6324406A - 定電流回路 - Google Patents
定電流回路Info
- Publication number
- JPS6324406A JPS6324406A JP16827386A JP16827386A JPS6324406A JP S6324406 A JPS6324406 A JP S6324406A JP 16827386 A JP16827386 A JP 16827386A JP 16827386 A JP16827386 A JP 16827386A JP S6324406 A JPS6324406 A JP S6324406A
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- Japan
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- voltage
- transistor
- transistors
- mos transistor
- gate
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Control Of Electrical Variables (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は定電流回路に関するものである。
[従来の技術]
従来、MOSトランジスタを用いた定電流回路として、
特開昭56−2017号公報に開示されたちのがある。
特開昭56−2017号公報に開示されたちのがある。
この基本構成は第2図に示すもので、MOSトランジス
タT 、 T sは電源間に直列に接続してあり、そ
の間には抵抗Rを接続しである。また電源間には、MO
SトランジスタT9゜”10を直列に接続してあり、ト
ランジスタT9のゲートおよびドレインはトランジスタ
T7のゲートに接続しである。さらにトランジスタT8
.T1oに並列にMO5トランジスタ”llを接続して
あり、そのゲートおよびトランジスタ”10のゲートは
トランジスタT8のドレインと抵抗Rの接続端に接続し
である。そしてトランジスタ”11には負荷りを接続し
である。
タT 、 T sは電源間に直列に接続してあり、そ
の間には抵抗Rを接続しである。また電源間には、MO
SトランジスタT9゜”10を直列に接続してあり、ト
ランジスタT9のゲートおよびドレインはトランジスタ
T7のゲートに接続しである。さらにトランジスタT8
.T1oに並列にMO5トランジスタ”llを接続して
あり、そのゲートおよびトランジスタ”10のゲートは
トランジスタT8のドレインと抵抗Rの接続端に接続し
である。そしてトランジスタ”11には負荷りを接続し
である。
以上の(1〜i成において、トランジスタT、T9はミ
ラー回路を構成し、トランジスタ”10のに値はトラン
ジスタT8のそれより大きく設定しである。すなわち、
トランジスタT 、T に同じ電流を流すには、ト
ランジスタT1oよりもトランジスタT7の方により高
いゲート電圧を印加する必要がある。そこで抵抗Rを設
け、トランジスタT のゲート電圧をトランジスタT7
のそれより、O 抵抗Rによる電圧低時分だけ低(し、両者に流れる電流
を等しくし、この状態で安定させる。
ラー回路を構成し、トランジスタ”10のに値はトラン
ジスタT8のそれより大きく設定しである。すなわち、
トランジスタT 、T に同じ電流を流すには、ト
ランジスタT1oよりもトランジスタT7の方により高
いゲート電圧を印加する必要がある。そこで抵抗Rを設
け、トランジスタT のゲート電圧をトランジスタT7
のそれより、O 抵抗Rによる電圧低時分だけ低(し、両者に流れる電流
を等しくし、この状態で安定させる。
そしてトランジスタ”LGのゲート電圧をトランジスタ
T11に供給することにより、負荷りに定電流を流すよ
うにしたものである。
T11に供給することにより、負荷りに定電流を流すよ
うにしたものである。
[発明が解決しようとする問題点コ
上記ものでは、定電流特性を得るためにはトランジスタ
T 、T は弱反転領域で動作させる必要がある。
T 、T は弱反転領域で動作させる必要がある。
そのためには、抵抗Rを非常に大きくするかトランジス
タT、T8のに値を大きくする必要がある。そこで全体
の回路構成の面積を小さくするために抵抗Rを小さくし
た場合には、トランジスタT 、T のに値を大き
くしなければならない。トランジスタT 、 T 8
の面積を大きくすることなくに値を大きくするにはその
チャネル長を短くすることが考えられる。しかしながら
単にチャネル長を短くしただけでは、定電流回路として
の電圧特性が悪化してしまうのである。すなわちトラン
ジスタT によって電源電圧VDl)が一定電圧(約0
.5V)だけ降下されるため、トランジスタ”10のド
レイン電圧は電ti 7i II Iこよって変動し、
定電流特性が悪化してしまうのである。
タT、T8のに値を大きくする必要がある。そこで全体
の回路構成の面積を小さくするために抵抗Rを小さくし
た場合には、トランジスタT 、T のに値を大き
くしなければならない。トランジスタT 、 T 8
の面積を大きくすることなくに値を大きくするにはその
チャネル長を短くすることが考えられる。しかしながら
単にチャネル長を短くしただけでは、定電流回路として
の電圧特性が悪化してしまうのである。すなわちトラン
ジスタT によって電源電圧VDl)が一定電圧(約0
.5V)だけ降下されるため、トランジスタ”10のド
レイン電圧は電ti 7i II Iこよって変動し、
定電流特性が悪化してしまうのである。
本発明は、トランジスタのチャネル長を短くするととも
に抵抗を小さくして全体の面積を小さくするようにし、
しかも電源電圧の変動を受けない定電流特性の良好な定
電流回路を提供することを目的とするものである。
に抵抗を小さくして全体の面積を小さくするようにし、
しかも電源電圧の変動を受けない定電流特性の良好な定
電流回路を提供することを目的とするものである。
[問題点を解決するための手段]
本発明は、第1のMOSトランジスタと抵抗間に直列に
第2のMOSトランジスタを接続するとともに第4のM
OS トランジスタと第6のM OSトランジスタ間
に第5のMOSトランジスタを直列に接続し、第2のM
OSトランジスタのゲートおよびドレインを接続すると
ともにこのゲートと第5の〜10Sトランジスタのゲー
トに接続し、第2および第5のMOSトランジスタによ
って電源電圧の変動を吸収するようにしたものである。
第2のMOSトランジスタを接続するとともに第4のM
OS トランジスタと第6のM OSトランジスタ間
に第5のMOSトランジスタを直列に接続し、第2のM
OSトランジスタのゲートおよびドレインを接続すると
ともにこのゲートと第5の〜10Sトランジスタのゲー
トに接続し、第2および第5のMOSトランジスタによ
って電源電圧の変動を吸収するようにしたものである。
〔実施例]
第1図において、トランジスタT1と抵抗RHilには
トランジスタT2を直列に接続してあり、トランジスタ
T 、T 間にはトランジスタT5をB 直列に接続しである。そしてトランジスタT2のゲート
とドレインを接続するとともにそのゲートとトランジス
タT5のゲートとを接続しである。
トランジスタT2を直列に接続してあり、トランジスタ
T 、T 間にはトランジスタT5をB 直列に接続しである。そしてトランジスタT2のゲート
とドレインを接続するとともにそのゲートとトランジス
タT5のゲートとを接続しである。
以−にの(I■成において、トランジスタT3およびT
はダイオード接続しであるため1、それぞれのソース
−ゲート間の電圧は電J[電圧に依らず0゜5V程度の
一定電圧に保持される。またトランジスタT6のゲート
電圧も電源電圧に依らず、はぼ一定に保たれるため、そ
のソース−ドレイン電圧も0,5V程度の一定電圧に保
持される。すなわち、トランジスタT 、T があ
るため、電源型圧の変化分はその大半がトランジスタT
、Tのドレインに表れ、トランジスタT 、T
のソ一スには電源電圧の変動の影響はほとんど表れな
いのである。
はダイオード接続しであるため1、それぞれのソース
−ゲート間の電圧は電J[電圧に依らず0゜5V程度の
一定電圧に保持される。またトランジスタT6のゲート
電圧も電源電圧に依らず、はぼ一定に保たれるため、そ
のソース−ドレイン電圧も0,5V程度の一定電圧に保
持される。すなわち、トランジスタT 、T があ
るため、電源型圧の変化分はその大半がトランジスタT
、Tのドレインに表れ、トランジスタT 、T
のソ一スには電源電圧の変動の影響はほとんど表れな
いのである。
したがって抵抗Rに小さな抵抗値のものを使用できると
ともにトランジスタT 、T 、Ts。
ともにトランジスタT 、T 、Ts。
Taにチャネル長の短いものを用いても、電源電圧の変
動による影響をほとんど受けることがなく安定した定電
流特性を得ることができる。また、トランジスタT
、Tsを追加するため素子数は増えるが、各素子の面積
を小さくてきるため、全体の面積は小さくすることがで
きる。
動による影響をほとんど受けることがなく安定した定電
流特性を得ることができる。また、トランジスタT
、Tsを追加するため素子数は増えるが、各素子の面積
を小さくてきるため、全体の面積は小さくすることがで
きる。
[発明の効果コ
本発明によれば、抵抗値の低い抵抗を用いることができ
るとともにチャネル長の短いトランジス夕を用いること
ができるため、全体の面積を小さくすることができ、し
かも電源電圧の変動による影響を受けず、安定した定電
流特性が得られる。
るとともにチャネル長の短いトランジス夕を用いること
ができるため、全体の面積を小さくすることができ、し
かも電源電圧の変動による影響を受けず、安定した定電
流特性が得られる。
第1図は本発明の一実施例を示した電気回路図、第2図
は従来例を示した電気u略図である。 T1〜To・・・MOSトランジスタ R・・・抵抗 以 上
は従来例を示した電気u略図である。 T1〜To・・・MOSトランジスタ R・・・抵抗 以 上
Claims (1)
- 【特許請求の範囲】 第1の導電型の第1のMOSトランジスタと、この第1
のMOSトランジスタに直列に第2の導電型のMOSト
ランジスタおよび第1の導電型のMOSトランジスタを
接続し、 第2のMOSトランジスタと第3のMOSトランジスタ
間に抵抗を接続し、 第1の導電型の第4のMOSトランジスタと、この第4
のMOSトランジスタに直列に第2の導電型の第5のM
OSトランジスタおよび第1の導電型の第6のMOSト
ランジスタをを接続し、第1のMOSトランジスタのゲ
ートと第4のMOSトランジスタのゲートを接続すると
ともに第4のMOSトランジスタのゲートとソースを接
続し、 第2のMOSトランジスタのゲートと第5のMOSトラ
ンジスタのゲートを接続するとともに第2のMOSトラ
ンジスタのゲートとソースを接続し、 第3のMOSトランジスタのゲートを第2のMOSトラ
ンジスタのソースに接続し、 第6のMOSトランジスタのゲートを第3のMOSトラ
ンジスタのドレインに接続した ことを特徴とする定電流回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16827386A JPS6324406A (ja) | 1986-07-17 | 1986-07-17 | 定電流回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16827386A JPS6324406A (ja) | 1986-07-17 | 1986-07-17 | 定電流回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6324406A true JPS6324406A (ja) | 1988-02-01 |
Family
ID=15864961
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16827386A Pending JPS6324406A (ja) | 1986-07-17 | 1986-07-17 | 定電流回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6324406A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0218606A (ja) * | 1988-07-06 | 1990-01-22 | Nec Ic Microcomput Syst Ltd | 定電流回路 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57111711A (en) * | 1980-11-14 | 1982-07-12 | Puuru Rechiyuudo E Ra Fuaburik | Generator for current of integrated circuit |
-
1986
- 1986-07-17 JP JP16827386A patent/JPS6324406A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57111711A (en) * | 1980-11-14 | 1982-07-12 | Puuru Rechiyuudo E Ra Fuaburik | Generator for current of integrated circuit |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0218606A (ja) * | 1988-07-06 | 1990-01-22 | Nec Ic Microcomput Syst Ltd | 定電流回路 |
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