JP2018207486A - 比較回路、半導体装置、電子部品、および電子機器 - Google Patents

Abstract

【課題】比較対象の負電圧を直接入力することが可能な比較回路を提供する。【解決手段】比較回路は、第１入力端子、第２入力端子、第１出力端子および差動対を有し、負電圧を基準負電圧と比較し、第１出力端子から比較結果に応じた第１出力電圧を出力する。第１入力端子は負電圧が入力され、第２入力端子は基準正電圧が入力される。比較が実行されるように、基準正電圧は設定されている。差動対には、バックゲートを有する第１ｎチャネル型トランジスタおよび第２ｎチャネル型トランジスタが設けられている。第１入力端子は第１ｎチャネル型トランジスタのバックゲートに電気的に接続され、第２入力端子は第２ｎチャネル型トランジスタのゲートに電気的に接続されている。【選択図】図１

Description

本出願の明細書、図面、および特許請求の範囲（以下、本明細書等と呼ぶ）で開示する本発明の一形態は、半導体装置、その動作方法、その使用方法、およびその作製方法等に関する。なお、本発明の一形態は、例示した技術分野に限定されるものではない。

負電圧が用いられる半導体装置が知られている。例えば、サブシュレッショルドリーク電流を低減するため、ｎチャネル型ＭＯＳトランジスタの基板バイアス電圧は負電圧であり、ｐチャネル型ＭＯＳトランジスタの基板バイアス電圧は正電圧である（例えば、特許文献１）。フラッシュメモリでは、動作に応じて、負電圧が用いられている（例えば、特許文献２）。

チャージポンプ回路によって負電圧を生成することができる。特許文献２および３には、負電圧を高精度に生成するための技術が開示されている。特許文献２および３では、チャージポンプ回路から出力される負電圧を正電圧に変換し、この正電圧と正の基準電圧との差異を比較回路によって検出し、検出結果に基づいて、チャージポンプ回路の動作を制御している。

なお、本明細書等では、接地電圧（ＧＮＤ）を０Ｖとみなし、接地電圧を基準にして、正電圧、負電圧が定義される。

チャネル形成領域に金属酸化物を有するトランジスタ（以下、「酸化物半導体トランジスタ」、または「ＯＳトランジスタ」と呼ぶ場合がある。）が知られている。ＯＳトランジスタとＳｉトランジスタとのハイブリッドＣＭＯＳプロセスによって、様々な半導体装置が作製されている（例えば、非特許文献１）。非特許文献１が示すように、ＯＳトランジスタはＳｉトランジスタに積層して設けることが可能である。

Ｓｉトランジスタは、不純物導入により閾値電圧（以下、Ｖｔと呼ぶ場合がある）の制御が可能である。他方、ＯＳトランジスタの閾値電圧の制御については、高い信頼性の製造技術は確立されていない。そこで、ＯＳトランジスタに、第１ゲート電極（ゲート、またはフロントゲートともいう。）、および第２ゲート電極（バックゲートともいう。）を設け、第２ゲート電極の電圧を制御することで、ＯＳトランジスタの閾値電圧を制御している（例えば、特許文献４参照）。ＯＳトランジスタはｎチャネル型トランジスタであるため、第２ゲート電極に負電圧を入力することで、閾値電圧はプラス側にシフトする。

特開平１１‐１９１６１１号公報 特開平７‐２３１６４７号公報 特開平１１‐１５０２３０号公報 特開２０１２‐６９９３２号公報

Ｔ．Ｏｎｕｋｉ ｅｔ ａｌ．，"Ｅｍｂｅｄｄｅｄ Ｍｅｍｏｒｙ ａｎｄ ＡＲＭ Ｃｏｒｔｅｘ‐Ｍ０ Ｃｏｒｅ Ｕｓｉｎｇ ６０‐ｎｍ Ｃ‐Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｉｎｄｉｕｍ‐Ｇａｌｌｉｕｍ‐Ｚｉｎｃ Ｏｘｉｄｅ ＦＥＴ Ｉｎｔｅｇｒａｔｅｄ ｗｉｔｈ ６５‐ｎｍ Ｓｉ ＣＭＯＳ，" Ｓｙｍｐ．ＶＬＳＩ Ｃｉｒｃｕｉｔｓ Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，Ｊｕｎ．２０１６，ｐｐ．１２４―１２５．

本発明の一形態の課題は、比較対象の負電圧を直接入力可能な比較回路を提供すること、高精度な負電圧の生成を可能にすること、消費電力を低減すること等である。

なお、本発明の一形態はこれらの課題の全てを解決する必要はない。複数の課題の記載は互いの課題の存在を妨げるものではない。列記した以外の課題は本明細書等の記載から自ずと明らかになり、これらの課題も本発明の一形態の課題となり得る。

（１）本発明の一形態は、第１入力端子、第２入力端子、第１出力端子および差動入力回路を有する比較回路である。比較回路は、負電圧を基準負電圧と比較し、第１出力端子から、比較結果に応じた第１出力電圧を出力する。第１入力端子には負電圧が入力され、第２入力端子には基準正電圧が入力され、比較が実行されるように基準正電圧が設定され、差動入力回路は第１ｎチャネル型トランジスタおよび第２ｎチャネル型トランジスタでなる差動対を有し、第１ｎチャネル型トランジスタおよび第２ｎチャネル型トランジスタはそれぞれゲートおよびバックゲートを有し、第１ｎチャネル型トランジスタのゲートには第１バイアス電圧が入力され、第１ｎチャネル型トランジスタのバックゲートには第１入力端子が電気的に接続され、第２ｎチャネル型トランジスタのゲートには第２入力端子が電気的に接続され、第２ｎチャネル型トランジスタのバックゲートには第２バイアス電圧が入力される。

（２） 上掲形態（１）において、第１ｎチャネル型トランジスタおよび第２ｎチャネル型トランジスタのチャネル形成領域は、金属酸化物を有する。

（３） 上掲形態（１）または（２）に係る比較回路は、ダイナミック比較回路であって、差動入力回路には、差動対に電気的に接続されているラッチ回路を有する。

（４） 本発明の一形態は、降圧型チャージポンプ回路と、駆動回路と、上掲形態（１）乃至（３）の何れか１項に係る比較回路を有する半導体装置であって、降圧型チャージポンプの出力端子は、比較回路の第１入力端子に電気的に接続され、駆動回路には、比較回路から第１出力電圧が入力され、駆動回路は、第１出力電圧に応じて、降圧型チャージポンプを駆動するクロック信号を生成する。

本発明の一形態によって、比較対象の負電圧を直接入力可能な比較回路を提供すること、高精度な負電圧の生成を可能にすること、消費電力を低減すること等が可能になる。

本発明の一形態は、必ずしも、例示した効果の全てを有する必要はない。複数の効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一形態について、上記以外の課題、効果、および新規な特徴については、本明細書の記載および図面から自ずと明らかになるものである。

Ａ、Ｂ：比較回路の構成例を示す回路図。Ｃ：ＯＳトランジスタのドレイン電流‐ゲート電圧特性を模式的に示す図。 比較回路の構成例を示す回路図。 Ａ、Ｂ：比較回路の構成例を示す回路図。 Ａ―Ｃ：比較回路の構成例を示す回路図。 比較回路の構成例を示す回路図。 負電圧供給装置の構成例を示すブロック図。 チャージポンプ回路の構成例を示す回路図。 ＡーＣ：チャージポンプ回路の構成例を示す回路図。 Ａ：負電圧保持回路の構成例を示す回路図。Ｂ：駆動回路の真理値表。 負電圧供給装置の動作例を示すタイミングチャート。 負電圧供給装置の構成例を示すブロック図。 負電圧保持回路の構成例を示す回路図。 Ａ、Ｂ：負電圧保持回路の構成例を示す回路図。 Ａ：記憶装置の構成例を示すブロック図。Ｂ：メモリセルの構成例を示す回路図。 Ａ―Ｆ：メモリセルの構成例を示す回路図。 Ａ：メモリセルの構成例を示す回路図。Ｂ：メモリセルの動作例を示すタイミングチャート。 Ａ：メモリセルの構成例を示す回路図。Ｂ：メモリセルの動作例を示すタイミングチャート。 マイクロコントローラユニットの構成例を示すブロック図。 フリップフロップの構成例を示す回路図。 ＦＰＧＡの構成例を示すブロック図。 Ａ：配線スイッチの構成例を示す回路図。Ｂ：コンフィギュレーションメモリの構成例を示す回路図。 Ａ：撮像装置の構成例を示すブロック図。Ｂ：画素の構成例を示す回路図。 Ａ、Ｂ：電子部品の構成例を示す斜視模式図。 Ａ―Ｄ：電子機器の構成例を示す図。 電子部品の回路部の積層構造例を示す断面図。 Ａ、Ｂ：ＯＳトランジスタの構成例を示す断面図。

以下に、本発明の実施の形態を説明する。ただし、本発明の一形態は、以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明の一形態は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。

以下に示される複数の実施の形態は適宜組み合わせることが可能である。また１の実施の形態の中に、複数の構成例（作製方法例、動作方法例、使用方法例等も含む。）が示される場合は、互いの構成例を適宜組み合わせること、および他の実施の形態あに記載された１または複数の構成例と適宜組み合わせることも可能である。

本明細書等において、“第１”、“第２”、“第３”という序数詞は構成要素の混同を避けるために付す場合があり、その場合は数的に限定するものではなく、また順序を限定するものでもない。

図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。

また、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、“＿１”、“＿２”、“［ｎ］”、“［ｍ，ｎ］”等の識別用符号を、符号に付記して記載する場合がある。

本明細書において、例えば、電源電圧ＶＤＤを、電圧ＶＤＤ、ＶＤＤ等と省略して記載する場合がある。これは、他の構成要素（例えば、信号、電圧、回路、素子、電極、配線等）についても同様である。

図面において、大きさ、層の厚さ、および領域等は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。

本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。

トランジスタは、ゲート、ソース、およびドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子として機能する端子である。ソースまたはドレインとして機能する２つの入出力端子は、トランジスタの型及び各端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２端子と呼ぶ場合がある。

ノードは、回路構成やデバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。

本明細書等において、「膜」という言葉と「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を「導電膜」という用語に変更することが可能な場合がある。例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。

本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップは、半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置及び電子機器等は、それ自体が半導体装置である場合があり、又は半導体装置を有している場合がある。

〔実施の形態１〕
本実施の形態では、比較対象とする負電圧を直接入力できる比較回路、およびこれを備える半導体装置について説明する。

＜＜比較回路＞＞
ここでは、差動増幅回路を用いた比較回路の構成例について説明する。

図１Ａに、比較回路の一例を示す。図１Ａに示す比較回路１０は、端子ＩＮＮ、ＩＮＰ、ＯＣＭを有する。端子ＩＮＮは反転入力端子であり、端子ＩＮＰは非反転入力端子であり、端子ＯＣＭは出力端子である。

比較回路１０には、電圧Ｖｄｄａ、Ｖｓｓａが入力される。電圧Ｖｄｄａは高レベル側電源電圧である。電圧Ｖｓｓａは低レベル側電源電圧であり、例えば、０Ｖ（ＧＮＤ：接地電圧）とすればよい。

比較回路１０は、負電圧Ｖｎｉｎを基準負電圧Ｖｎｒｅｆと比較し、比較結果に応じた電圧Ｖｃｍｐを端子ＯＣＭから出力する機能をもつ。負電圧Ｖｎｉｎは端子ＩＮＰに入力される。端子ＩＮＮには、基準負電圧Ｖｎｒｅｆは入力されず、代わって、基準正電圧Ｖｐｒｅｆが入力される。基準正電圧Ｖｐｒｅｆは、基準負電圧Ｖｎｒｅｆを正電圧に変換したものに相当する。比較回路１０が上掲の比較を実行できるように、基準正電圧Ｖｐｒｅｆの大きさが設定されている。

図１Ｂに比較回路１０の回路構成例を示す。比較回路１０は、差動回路で構成されており、差動対１４、電流源１７、負荷回路１８を有する。

差動対１４は、トランジスタＭＯ１１、ＭＯ１２で構成される。トランジスタＭＯ１１、ＭＯ１２は、バックゲートを有するＯＳトランジスタである。トランジスタＭＯ１１において、バックゲートは端子ＩＮＰに電気的に接続され、ゲートには電圧Ｖｄｄａが入力される。トランジスタＭＯ１２において、ゲートは端子ＩＮＮに電気的に接続され、バックゲートには電圧Ｖｓｓａが入力される。

ここでは、トランジスタＭＯ１１、ＭＯ１２の負荷回路１８との接続ノードをそれぞれノードＸ１１、Ｘ１２と呼び、トランジスタＭＯ１１とトランジスタＭＯ１２との接続ノードをノードＸ１３と呼ぶ。電流源１７は、ノードＸ１３に電流Ｉｓｓを供給する。負荷回路１８は、ノードＸ１１、Ｘ１２にそれぞれ負荷Ｒｄ１、Ｒｄ２を与える。

なお、特段の断りがない場合、図面において、バックゲートを有するｎチャネル型トランジスタは、ＯＳトランジスタであるとする。ｐチャネル型トランジスタ、およびバックゲートの無いｎチャネル型トランジスタは、それぞれＳｉトランジスタであるとする。

ノードＸ１２、Ｘ１１の電圧は、それぞれ、トランジスタＭＯ１１のドレイン電流（Ｉｍｏ１）とトランジスタＭＯ１２のドレイン電流（Ｉｍｏ２）との差分で決定される。図１Ｂの例では、端子ＯＣＭをノードＸ１２に電気的に接続しているので、Ｉｍｏ１がＩｍｏ２よりも大きい場合、電圧Ｖｃｍｐは高レベル（“Ｈ”）になり、Ｉｍｏ１がＩｍｏ２よりも小さい場合、電圧Ｖｃｍｐが低レベル（“Ｌ”）になる。

（基準正電圧Ｖｐｒｅｆの設定例）
差動対１４を流れる電流Ｉｍｏ１と電流Ｉｍｏ２の差分は、端子ＩＮＰと端子ＩＮＮ間の電圧差に換算できる。よって、電圧差に基づき基準正電圧Ｖｐｒｅｆを設定することができる。具体的には、端子ＩＮＰの電圧がＶｎｒｅｆであり、トランジスタＭＯ１１のゲート電圧がＶｄｄａであり、かつトランジスタＭＯ１２のバックゲート電圧がＶｓｓａである場合に、Ｉｍｏ１とＩｍｏ２との差分が０アンペアになるときの端子ＩＮＰと端子ＩＮＮの電圧差を見積もる。見積もられた電圧差から基準正電圧Ｖｐｒｅｆの値を設定することができる。

このように基準正電圧Ｖｐｒｅｆを設定することで、ＶｎｉｎがＶｎｒｅｆよりも大きい場合、端子ＯＣＭは“Ｈ”の電圧Ｖｃｍｐを出力し、ＶｎｉｎがＶｎｒｅｆよりも小さい場合、端子ＯＣＭは“Ｌ”の電圧Ｖｃｍｐを出力する。

図１Ｃを参照して、比較回路１０の動作原理を説明する。図１Ｃは、トランジスタＭＯ１１のＩｄ‐Ｖｇ（ドレイン電流‐ゲート電圧）特性を模式的に示した図である。曲線９Ａは、ＶｎｉｎがＶｎｒｅｆよりも大きいときのＩｄ‐Ｖｇ曲線であり、曲線９Ｂは、ＶｎｉｎがＶｎｒｅｆよりも小さいときのＩｄ‐Ｖｇ曲線である。

Ｖｎｉｎ＞Ｖｎｒｅｆの場合は、Ｉｍｏ１＞Ｉｍｏ２であるため、電圧Ｖｃｍｐは“Ｈ”である。

バックゲート電圧が低下することで、トランジスタＭＯ１１のＶｔは正側にシフトする。つまり、負電圧Ｖｎｉｎが低下することで、電流Ｉｍｏ１は小さくなる。Ｖｎｉｎ＜Ｖｎｒｅｆの場合はＩｍｏ１＜Ｉｍｏ２となるため、電圧Ｖｃｍｐは“Ｌ”である。

次に、差動対の幾つかの変形例について説明する。図１Ａの例では、電圧Ｖｄｄａ、Ｖｓｓａが差動対１４のバイアス電圧として用いられているが、バイアス電圧はこの例に限定されない。差動対１４のバイアス電圧に電圧Ｖｄｄａ、Ｖｓｓａを用いることで、比較回路１０で使用される電圧の種類を抑えることができる。

或いは、トランジスタＭＯ１２において、バックゲートに端子ＩＮＰを電気的に接続し、ゲートに電圧Ｖｓｓａなどのバイアス電圧を入力してもよい。

図２に示す比較回路１１は、差動対１４に代えて差動対１５を有する。差動対１５はトランジスタＭＯ１３、ＭＯ１４で構成されている。端子ＩＮＮはトランジスタＭＯ１３のゲートに電気的に接続され、端子ＩＮＰはトランジスタＭＯ１４のゲートに電気的に接続されている。トランジスタＭＯ１３のバックゲートには、バイアス電圧（ここでは、Ｖｄｄａ）が入力される。トランジスタＭＯ１４のバックゲートには、バイアス電圧（ここでは、Ｖｓｓａ）が入力される。

トランジスタＭＯ１４において、バックゲートに端子ＩＮＰを電気的に接続し、ゲートにバイアス電圧（例えば、Ｖｓｓａなど）を入力してもよい。

比較回路１０は、複雑な回路構成をもたずに、比較対象の負電圧を直接的に入力することが可能である。負の基準電圧を正の基準電圧に置き換えることで、比較回路１０の入力電圧は、比較対象の負電圧（Ｖｎｉｎ）以外は、０Ｖまたは正電圧であるため、比較回路１０の動作を安定化できる。比較回路１１についても同様である。

＜比較回路２０―２５＞
次に、比較回路の幾つかの具体的な回路構成例を示す。

図３Ａに示す比較回路２０は、端子ＩＮＮ、ＩＮＰ、ＯＣＭ、差動入力回路３０、出力回路４０を有する。

差動入力回路３０は、１段の差動増幅回路で構成されており、差動対３４、トランジスタＭＮ１、ＭＰ１、ＭＰ２を有する。

差動対３４は、差動対１４と同じ回路構成であり、トランジスタＭＯ１、ＭＯ２で構成されている。ここでは、トランジスタＭＯ１とトランジスタＭＰ１との接続ノードをノードＸ１と呼び、トランジスタＭＯ２とトランジスタＭＰ２との接続ノードをノードＸ２と呼ぶ。

端子ＩＮＰは、トランジスタＭＯ１のバックゲートに電気的に接続され、端子ＩＮＮは、トランジスタＭＯ２のゲートに電気的に接続されている。トランジスタＭＯ１のゲートには電圧Ｖｄｄａが入力され、トランジスタＭＯ２のバックゲートには電圧Ｖｓｓａが入力される。

トランジスタＭＮ１は電流源を構成する。トランジスタＭＮ１のゲートには電圧Ｖｂ１が入力される。電圧Ｖｂ１は正電圧である。

トランジスタＭＰ１、ＭＰ２によってカレントミラー回路が構成される。カレントミラー回路が負荷回路を構成する。ダイオード接続されたトランジスタＭＰ１およびトランジスタＭＰ２で、負荷回路を構成してもよいし、トランジスタＭＰ１、ＭＰ２に代えて、２個の抵抗素子を設けてもよい。

出力回路４０は、ノードＸ２に電気的に接続されている。出力回路４０には、２段のＣＭＯＳインバータ回路が設けられている。ＣＭＯＳインバータ回路はＳｉトランジスタで構成されている。

図３Ｂに示す比較回路２１は、比較回路２０の変形例である。出力回路４１が１段のＣＭＯＳインバータ回路で構成されており、ＣＭＯＳインバータ回路の入力ノードがノードＸ１に電気的に接続されている。

図４Ａに示す比較回路２２は、比較回路２０の変形例である。比較回路２２の出力回路４２は、２段のソースフォロア回路で構成されている。図４Ｂに示す比較回路２３は、比較回路２２の変形例である。比較回路２３の出力回路４３は１段のソースフォロア回路で構成され、ソースフォロア回路の入力ノードは、ノードＸ１に電気的に接続されている。

図４Ｃに示す比較回路２４は、比較回路２１の変形例であり、差動入力回路３１を有する。差動入力回路３１は差動入力回路３０の変形例であり、トランジスタＭＮ１に代えて、トランジスタＭＯ３が設けられている。トランジスタＭＯ３において、ゲートには電圧Ｖｂ１が入力され、バックゲートはゲートに電気的に接続されている。なお、トランジスタＭＯ３において、バックゲートにバイアス電圧（例えば、電圧Ｖｓｓａ）を入力してもよいし、バックゲートとドレインとを電気的に接続してもよい。

上掲の比較回路２０―２４は、Ｖｎｉｎ＞Ｖｎｒｅｆのとき、“Ｈ”の電圧Ｖｃｍｐを出力し、Ｖｎｉｎ＜Ｖｎｒｅｆのとき、“Ｌ”の電圧Ｖｃｍｐを出力する。出力回路の回路構成等に応じて、ＶｎｉｎとＶｎｒｅｆの大小関係と、電圧Ｖｃｍｐの電圧レベルとの関係は適宜変更される。

比較回路２０において、トランジスタＭＯ１のゲートに端子ＩＮＰを電気的に接続し、トランジスタＭＯ１のバックゲートにバイアス電圧（例えば、Ｖｄｄａ）を入力してもよい。また、トランジスタＭＯ２のバックゲートに端子ＩＮＮを電気的に接続し、トランジスタＭＯ２のゲートにバイアス電圧（例えば、Ｖｓｓａ）を入力してもよい。比較回路２１―２４についても同様である。

＜＜ダイナミック比較回路＞＞
図５を参照して、ダイナミック比較回路の構成例を説明する。図５に示す比較回路２５は、差動入力回路３２、出力回路４５、端子ＩＮＮ、ＩＮＰ、ＯＣＭ、ＯＣＭＢを有する。比較回路２５には、電圧Ｖｄｄａ、Ｖｓｓａ、クロック信号ＣＬＫ（以下、信号ＣＬＫと呼ぶ。）が入力される。

比較回路２５は、負電圧Ｖｎｉｎを基準負電圧Ｖｎｒｅｆと比較し、端子ＯＣＭ、ＯＣＭＢから比較結果に応じた電圧Ｖｃｍｐ、ＶｃｍｐＢを出力する。端子ＩＮＮには負電圧Ｖｎｉｎが入力され、端子ＩＮＰには基準正電圧Ｖｐｒｅｆが入力される。基準正電圧Ｖｐｒｅｆの設定方法は上掲の比較回路１０と同様である。

図中の電流Ｉｍｏ５、Ｉｍｏ６は、それぞれ、トランジスタＭＯ５、ＭＯ６のドレイン電流を表す。

比較回路２５は比較対象の負電圧（Ｖｎｉｎ）を端子ＩＮＮに入力することが可能であり、使用される電圧は０Ｖ以下にできる。

差動入力回路３２は、トランジスタＭＯ５、ＭＯ６、ＭＮ５、ＭＮ６、ＭＮ７、ＭＰ５、ＭＰ６、ＭＰ７、ＭＰ８を有する。

差動入力回路３２の差動対は、差動対３４と同じ回路構成であり、トランジスタＭＯ５、ＭＯ６で構成される。トランジスタＭＮ７は電流源を構成する。トランジスタＭＮ７のゲートには信号ＣＬＫが入力される。

ここでは、トランジスタＭＮ５とトランジスタＭＰ５との接続ノードをノードＸ５と呼び、トランジスタＭＮ６とトランジスタＭＰ６との接続ノードをノードＸ６と呼ぶ。トランジスタＭＮ５、ＭＰ５、ＭＮ６、ＭＰ６によってラッチ回路が構成される。ラッチ回路は、電流Ｉｍｏ５、Ｉｍｏ６の大小関係に基づき、ノードＸ５、Ｘ６の電圧レベルを設定する。

トランジスタＭＰ７、ＭＰ８はリセットトランジスタである。トランジスタＭＰ７、ＭＰ８のオンオフは信号ＣＬＫによって制御される。トランジスタＭＰ７、ＭＰ８がオンである場合、ノードＸ５、Ｘ６の電圧はＶｄｄａ（“Ｈ”）に固定される。

出力回路４５はインバータ回路３８、３９を有する。インバータ回路３８、３９の入力端子は、それぞれ、ノードＸ５、Ｘ６に電気的に接続され、インバータ回路３８、３９の出力端子は、それぞれ、端子ＯＣＭ、ＯＣＭＢに電気的に接続されている。

信号ＣＬＫが“Ｌ”である間、比較回路２５はプリチャージ動作を行う。トランジスタＭＰ７、ＭＰ８がオン状態であるので、ノードＸ５、Ｘ６は“Ｈ”に固定されるため、端子ＯＣＭ、ＯＣＭＢは“Ｌ”に固定される。

信号ＣＬＫが“Ｈ”である間、比較回路２５は評価動作を行う。電流Ｉｍｏ５と電流Ｉｍｏ６とに差分が生じることで、ラッチ回路を構成する２個のインバータ回路の駆動能力に差が生じ、ノードＸ５、Ｘ６に電圧差が生じる。

ＶｎｉｎがＶｎｒｅｆよりも大きい場合は、電流Ｉｍｏ５は電流Ｉｍｏ６よりも大きい。よって、ノードＸ５の電圧はノードＸ６の電圧よりも低くなり、端子ＯＣＭ／ＯＣＭＢは“Ｈ”／Ｌ”となる。他方、ＶｎｉｎがＶｎｒｅｆよりも小さい場合は、電流Ｉｍｏ５は電流Ｉｍｏ６よりも小さい。よって、ノードＸ５の電圧はノードＸ６の電圧よりも高くなり、端子ＯＣＭ／ＯＣＭＢは“Ｌ”／Ｈ”となる。

図３Ａに示す比較回路２０では、バックゲートを有する２個のＯＳトランジスタにより差動対を構成することで、電圧Ｖｓｓａを接地電圧にすることが可能である。よって、トランジスタＭＮ１のソースに負電圧を入力する必要が無い。

ｎチャネル型Ｓｉトランジスタのソースに負電圧を入力すると、ｐ型ウエルとソース領域との間の寄生ダイオード（ｐｎ接合ダイオード）には順方向バイアス電圧が印加される。そのため、基板からソース領域へ大電流が逆流することとなる。大電流の逆流を防止するために、通常、ｎチャネル型トランジスタを、ｎ型ウエルで取り囲むトリプルウエル構造（例えば、特許文献３の図３（ｂ）、図６参照。）としている。しかしながら、ｎチャネル型トランジスタをトリプルウエル構造とすることで、回路面積が大きくなってしまう。

トリプルウエル構造のｎチャネル型Ｓｉトランジスタを用いずに、比較回路２０を構成することができるため、比較回路２０の回路面積を縮小できる。比較回路２１―２５についても同様である。

以上述べたように、本実施の形態の比較回路は、バックゲートを有する２個のｎチャネル型トランジスタで差動対を構成することで、複雑な回路構成をもたずに、比較対象の負電圧を直接的に入力すること、負の基準電圧を正電圧に変換した基準電圧を用いること、低レベル側電源電圧を０Ｖ（接地電圧）にすることが可能である。よって、本実施の形態の比較回路は、負電圧と基準負電圧との高精度な比較、および安定した動作が可能になる。

〔実施の形態２〕
本実施の形態では、実施の形態１の比較回路を備える半導体装置について説明する。一例として、半導体装置に負電圧を供給するための装置について説明する。

＜＜負電圧供給装置１００＞＞
図６は、負電圧供給装置の構成例を示すブロック図である。図６に示す負電圧供給装置１００は、内部で負電圧を生成し、生成された負電圧を複数の電源端子から出力する。負電圧供給装置１００は、制御回路１１１、チャージポンプ回路１１２、バイアス電圧生成回路１１４、出力電圧調整部１２０、複数の端子ＯＢを有する。端子ＯＢは負電圧用出力端子である。一例として端子ＯＢ数を４としたが、これに限定されない。

４個の端子ＯＢを区別するために、［１］乃至［４］の識別用符号を用いることとする。複数の端子ＯＢの何れか１を指定する必要があるときは、端子ＯＢ［１］等と表記する。端子ＯＢと記載した場合は、任意の端子ＯＢを指している。他の要素についても同様である。

負電圧供給装置１００には、電圧Ｖｄｄａ、Ｖｄｄｄ、ＧＮＤ、基準正電圧Ｖｐｒｅｆ、クロック信号ＣＫ１、信号ＷＡＫＥが入力される。なお、電圧ＧＮＤはＯＶ（接地電圧）であり、負電圧供給装置１００の低レベル側電源電圧として用いられる。電圧Ｖｄｄｄは、高レベル側電源電圧であり、電圧Ｖｄｄａよりも小さい。電圧Ｖｄｄｄは、制御回路１１１で用いられる。

＜制御回路１１１＞
信号ＷＡＫＥは、負電圧供給装置１００のイネーブル信号として機能する。信号ＷＡＫＥに従い、制御回路１１１は、チャージポンプ回路１１２および出力電圧調整部１２０を制御する。ここでは、制御回路１１１は、ゲーティッドクロックバッファ―の機能を持つ。制御回路１１１は、信号ＷＡＫＥに従いクロック信号ＣＫ１からゲーティッドクロック信号ＧＣＫ１（以下、クロック信号ＧＣＫ１と呼ぶ）を生成する。クロック信号ＣＫ１の低レベル電圧はＧＮＤであり、高レベル電圧はＶｄｄａである。

クロック信号ＧＣＫ１は、チャージポンプ回路１１２、出力電圧調整部１２０それぞれに入力される。

＜チャージポンプ回路１１２＞
チャージポンプ回路１１２は、負電圧生成回路として機能する。図７にチャージポンプ回路１１２の回路構成例を示す。ここでは、４段降圧型チャージポンプ回路である。チャージポンプ回路１１２は、端子ＩＮ＿ｃｐ、ＯＵＴ＿ｃｐ、２個のインバータ回路、４個のＯＳトランジスタ、４個の容量素子を有する。クロック信号ＧＣＫ１がアクティブであるとき、チャージポンプ回路１１２は、端子ＩＮ＿ｃｐに入力された電圧ＧＮＤから、負電圧Ｖｃｐを生成し、端子ＯＵＴ＿ｃｐから出力する。

図７の例では、端子ＩＮ＿ｃｐと端子ＯＵＴ＿ｃｐ間の電荷転送パスに４個のトランジスタが設けられているが、トランジスタの数はこれに限定されない。また、電荷転送パスに設けられるトランジスタは、ＯＳトランジスタに限定されない。チャージポンプ回路１１２に適用可能な降圧型チャージポンプ回路の他の例を、図８Ａー図８Ｃに示す。

図８Ａに示すチャージポンプ回路１１３Ａは、２個のインバータ回路、４個のｎチャネル型Ｓｉトランジスタ、４個の容量素子を有する。図８Ｂに示すチャージポンプ回路１１３Ｂは、３個のｎチャネル型Ｓｉトランジスタおよび１個のＯＳトランジスタを有する。図８Ｃに示すチャージポンプ回路１１３Ｃは、２個のインバータ回路、４個のｐチャネル型Ｓｉトランジスタ、４個の容量素子を有する。

＜バイアス電圧生成回路１１４＞
バイアス電圧生成回路１１４は、電圧Ｖｂ１を生成する。電圧Ｖｂ１は、出力電圧調整部１２０に入力される。バイアス電圧生成回路１１４を設けずに、外部から電圧Ｖｂ１を入力してもよい。

＜出力電圧調整部１２０＞
出力電圧調整部１２０は、各端子ＯＢから負電圧を安定的に出力するために設けられている。出力電圧調整部１２０は、４個の負電圧保持回路１２２を有する。負電圧保持回路１２２は、チャージポンプ回路１２３、駆動回路１２７、監視回路１２８を有する。負電圧保持回路１２２［ｊ］（ｊは１乃至４の整数）は、端子ＯＢ［ｊ］の出力電圧を制御する。図９Ａに、負電圧保持回路１２２の回路構成例を示す。

＜負電圧保持回路１２２＞
チャージポンプ回路１２３は、トランジスタＭＯ２１、ＭＯ２２、容量素子Ｃ２１、Ｃ２２を有する。チャージポンプ回路１２３は、電圧Ｖｃｐを降圧して、電圧Ｖｏｂを生成する。電圧Ｖｏｂは容量素子Ｃ２２で保持される。電圧Ｖｏｂが端子ＯＢの出力電圧になる。

容量素子Ｃ２２の容量は、容量素子Ｃ２１の容量よりも大きいことが好ましい。例えば、容量素子Ｃ２２の容量は、容量素子Ｃ２１の容量の２倍以上１０倍以下である。容量素子Ｃ２１に要求される容量値によっては、トランジスタＭＯ２１の寄生容量、またはトランジスタＭＯ２１と配線間の寄生容量などで、容量素子Ｃ２１を構成することができる。

金属酸化物半導体のバンドギャップは２．５ｅＶ以上あるため、ＯＳトランジスタは極小のオフ電流をもつ。一例として、ソースとドレイン間の電圧が３．５Ｖ、室温（２５℃）下において、チャネル幅１μｍ当たりのオフ電流を１×１０^−２０Ａ未満、１×１０^−２２Ａ未満、あるいは１×１０^−２４Ａ未満とすることができる。すなわち、ドレイン電流のオン／オフ電流比を２０桁以上１５０桁以下とすることができる。

金属酸化物半導体はエネルギーギャップが大きく、電子が励起されにくく、ホールの有効質量が大きい半導体である。このため、ＯＳトランジスタは、Ｓｉトランジスタと比較して、アバランシェ崩壊等が生じにくい。アバランシェ崩壊に起因するホットキャリア劣化等が抑制されることでＯＳトランジスタはソースとドレイン間の絶縁耐圧をＳｉトランジスタよりも高い。

チャネル形成領域に適用される金属酸化物は、Ｚｎ酸化物、Ｚｎ‐Ｓｎ酸化物、Ｇａ‐Ｓｎ酸化物、Ｉｎ‐Ｇａ酸化物、Ｉｎ‐Ｚｎ酸化物、Ｉｎ‐Ｍ‐Ｚｎ酸化物（Ｍは、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）などがある。また、インジウムおよび亜鉛を含む酸化物に、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。

トランジスタＭＯ２２のゲートには、負電圧が印加されるため、バックゲートをゲートに電気的に接続することは、トランジスタＭＯ２２のカットオフ電流の低減に効果的である。トランジスタＭＯ２２のバックゲートをゲートに電気的に接続することで、トランジスタＭＯ２２のしきい値電圧を正側にシフトするからである。なお、カットオフ電流とは、トランジスタのゲート‐ソース間電圧が０Ｖのときのドレイン電流のことをいう。

従って、トランジスタＭＯ２１、ＭＯ２２がバックゲートをもつＯＳトランジスタであることは、長時間の負電圧の安定供給のために、非常に効果的である。

ＯＳトランジスタはＳｉトランジスタに積層して設けることが可能であるので、トランジスタＭＯ２１、ＭＯ２２がＯＳトランジスタであることは、負電圧供給装置１００の小型化に効果的である。

監視回路１２８は、端子ＯＢの電圧Ｖｏｂを監視する。監視回路１２８は、差動増幅回路を用いた比較回路で構成されている。図９Ａに示す比較回路は、比較回路２０（図３Ａ参照）の変形例であり、出力回路が１個のＣＭＯＳインバータ回路で構成されている。

端子ＩＮＰに端子ＯＢが電気的に接続され、端子ＩＮＮに基準正電圧Ｖｐｒｅｆが入力される。端子ＯＣＭは駆動回路１２７の入力端子に電気的に接続されている。信号ＭＯＮは端子ＯＣＭの出力である。

ここでは、負電圧供給装置１００の出力電圧を負電圧ＶＢＧに設定する。監視回路１２８は、負電圧ＶＢＧを基準にして電圧Ｖｏｂを比較する。この比較が監視回路１２８で実行できるように、基準正電圧Ｖｐｒｅｆの値が設定されている。

ここでは、監視回路１２８は、電圧Ｖｏｂの降下を監視している。そのため、電圧Ｖｏｂが負電圧ＶＢＧよりも大きい場合は、監視回路１２８は“Ｌ”の信号ＭＯＮを出力し、電圧Ｖｏｂが負電圧ＶＢＧよりも小さい場合、監視回路１２８は“Ｈ”の信号ＭＯＮを出力する。

複数の監視回路１２８間の特性（例えば、オフセット電圧等）のばらつきに応じて、基準正電圧を複数用意してもよい。例えば、値の異なる２種類の基準正電圧Ｖｐｒｅｆ１、Ｖｐｒｅｆ２を負電圧供給装置１００に入力できるようにする。監視回路１２８［１］、１２８［２］に基準正電圧Ｖｐｒｅｆ１を入力し、監視回路１２８［３］、１２８［４］に基準正電圧Ｖｐｒｅｆ２を入力する。

駆動回路１２７は、信号ＭＯＮとクロック信号ＧＣＫ１との論理演算を行い、チャージポンプ回路１２３を駆動するためのクロック信号ＧＣＫ２を生成する。信号ＭＯＮが“Ｌ”である場合にクロック信号ＧＣＫ２がアクティブになり、それ以外の場合はクロック信号ＧＣＫ２が非アクティブになる回路構成を、駆動回路１２７が有していればよい。図９Ｂに、駆動回路１２７の真理値表の一例を示す。

＜＜動作例＞＞
図１０を参照して、負電圧供給装置１００の動作例を説明する。図１０は負電圧供給装置１００の動作例を示すタイミングチャートである。ｔ０等は時刻を表す。ここでは、時刻ｔ０において、チャージポンプ回路１１２の出力電圧Ｖｃｐ、端子ＯＢ［１］―ＯＢ［４］の電圧Ｖｏｂ［１］―Ｖｏｂ［４］は、０Ｖ（ＧＮＤ）であるとしている。

図１０中の期間Ｔｃ１は、負電圧供給装置１００の動作の１サイクル期間である。信号ＷＡＫＥは負電圧供給装置１００のチップイネーブル信号の機能をもつ。信号ＷＡＫＥが“Ｈ”である期間、負電圧供給装置１００はアクティブである。

信号ＷＡＫＥが“Ｈ”の期間、制御回路１１１から出力されるクロック信号ＧＣＫ１はアクティブであるので、チャージポンプ回路１１２は降圧動作を行う。ここでは、時刻ｔ０から時刻ｔ１の間に、チャージポンプ回路１１２の出力電圧Ｖｃｐが負電圧ＶＢＧに飽和することとする。

時刻ｔ０では、電圧Ｖｏｂ［１］はＧＮＤであるので、監視回路１２８［１］からは“Ｌ”の信号ＭＯＮ［１］が出力される。信号ＭＯＮ［２］―ＭＯＮ［４］も“Ｌ”である。従って、駆動回路１２７［１］―１２７［４］は、それぞれアクティブなクロック信号ＧＣＫ２［１］―ＧＣＫ２［４］を出力する。

チャージポンプ回路１２３［１］は降圧動作を行うため、電圧Ｖｏｂ［１］は低下する。チャージポンプ回路１２３［２］―１２３［４］も降圧動作を行う。

チャージポンプ回路１２３［１］―１２３［４］を構成するトランジスタＭＯ２１、ＭＯ２２の電気特性（例えば、しきい値電圧）にばらつきがあることで、チャージポンプ回路１２３［１］―１２３［４］の電流駆動能力に差が生じる。そのため、端子ＯＢ［１］―ＯＢ［４］が負電圧ＶＢＧに到達するタイミングが異なる。本実施の形態では、端子ＯＢ［１］―ＯＢ［４］の電圧を、監視回路１２８［１］―１２８［４］によって独立して監視しているので、端子ＯＢ［１］―ＯＢ［４］の到達電圧のばらつきを抑え、負電圧ＶＢＧとほぼ同じにすることができる。

例えば負電圧保持回路１２２［１］について説明する。監視回路１２８［１］は電圧Ｖｏｂ［１］が負電圧ＶＢＧに到達したことを検知すると、“Ｈ”の信号ＭＯＮ［１］を駆動回路１２７［１］に出力する。”Ｈ”の信号ＭＯＮ［１］に応じて、駆動回路１２７［１］はクロック信号ＧＣＫ２を“Ｈ”に固定する。これにより、チャージポンプ回路１２３［１］の降圧動作が停止し、電圧Ｖｏｂ［１］は凡そ負電圧ＶＢＧに設定される。

トランジスタＭＯ２２［１］が極小のオフ電流をもつＯＳトランジスタであるので、クロック信号ＧＣＫ２が非アクティブでも、容量素子Ｃ２２［１］において負電圧ＶＢＧを長期間保持することが可能である。

負電圧保持回路１２２［２］―１２２［４］も同様に動作し、電圧Ｖｏｂ［２］―Ｖｏｂ［４］は凡そ負電圧ＶＢＧに設定される。

ｔ１―ｔ２の期間では、信号ＷＡＫＥが“Ｌ”であるため、負電圧供給装置１００は非アクティブである。そこで、クロックゲーティングが行われ、クロック信号ＣＫ１を“Ｌ”に固定することで、負電圧供給装置１００の待機電力を低減している。

負電圧保持回路１２２が優れた保持特性をもつことで、信号ＷＡＫＥが“Ｌ”である期間を長くできる。従って、この期間に、負電圧供給装置１００への電源電圧（Ｖｄｄｄ、Ｖｄｄａ）の供給を停止するパワーゲーティングが可能になる。パワーゲーティングによって、負電圧供給装置１００の消費電力をさらに低減することができる。

図１０には、信号ＷＡＫＥが“Ｌ”である期間にパワーゲーティングを行う例を示す。時刻ｔ２で、電圧Ｖｄｄｄ、Ｖｄｄａの供給が開始し、信号ＷＡＫＥが“Ｈ”になり、クロック信号ＣＫ１がアクティブになる。期間ｔ２―ｔ３での負電圧供給装置１００の動作は、期間ｔ０―ｔ１での動作と同様である。図１０には、ｔ１―ｔ３の間に電圧Ｖｏｂ［１］―Ｖｏｂ［４］は、負電圧ＶＢＧを超えない場合を示す。監視回路１２８［１］―１２８［４］がアクティブになると、端子ＯＣＭ［１］―ＯＣＭ［４］は“Ｌ”から“Ｈ”に遷移する。よって、チャージポンプ回路１２３［１］―１２３［４］は待機状態である。

負電圧保持回路１２２が端子ＯＢの降圧の制御機能、および端子ＯＢの電圧保持機能を備えていることで、設定した負電圧を長期間、安定的に端子ＯＢから出力することが可能である。

＜＜負電圧供給装置１０１＞＞
図１１、図１２、図１３Ａおよび図１３Ｂを参照して、負電圧供給装置の他の構成例を説明する。本構成例は、負電圧の監視回路に、ダイナミック比較回路を適用した例である。

図１１に示す負電圧供給装置１０１は、制御回路１４１、チャージポンプ回路１４２、分周回路１４３、出力電圧調整部１５０、４個の端子ＯＢを有する。出力電圧調整部１５０は４個の負電圧保持回路１５２を有する。

負電圧供給装置１０１には、電圧Ｖｄｄａ、Ｖｄｄｄ、ＧＮＤ、基準正電圧Ｖｐｒｅｆ、クロック信号ＣＫ１、信号ＷＡＫＥが入力される。

制御回路１４１は、制御回路１１１と同様の機能もつ。制御回路１４１は、信号ＷＡＫＥに基づき、クロック信号ＧＣＫ１を生成する。

チャージポンプ回路１４２は、チャージポンプ回路１１２と同じ回路構成である（図７参照）。チャージポンプ回路１４２は、クロック信号ＧＣＫ１に従い降圧動作を行い、電圧Ｖｃｐを出力する。

分周回路１４３は、クロック信号ＧＣＫ１を分周して、クロック信号ＧＣＫ３を生成する。クロック信号ＧＣＫ３は４個の負電圧保持回路１５２にそれぞれ入力される。

図１２に負電圧保持回路１５２の回路構成例を示す。負電圧保持回路１５２は、チャージポンプ回路１５３、駆動回路１５４、監視回路１５５を有する。

チャージポンプ回路１５３は、チャージポンプ回路１２３と同じ回路構成であり、トランジスタＭＯ２５、ＭＯ２６、容量素子Ｃ２５、Ｃ２６を有する。

駆動回路１５４は、駆動回路１２７と同様の機能をもつ（図９Ｂ参照）。駆動回路１５４は、信号ＭＯＮとクロック信号ＧＣＫ３との論理演算を行い、チャージポンプ回路１５３を駆動するためのクロック信号ＧＣＫ４を生成する。信号ＭＯＮが“Ｌ”である場合、クロック信号ＧＣＫ４はアクティブであり、それ以外の場合クロック信号ＧＣＫ４は非アクティブである。

監視回路１５５は、比較回路２５（図５参照）で構成されている。監視回路１５５にはクロック信号ＧＣＫ３が入力される。端子ＩＮＰに端子ＯＢが電気的に接続され、端子ＩＮＮに基準正電圧Ｖｐｒｅｆが入力される。端子ＯＣＭＢは駆動回路１５４の入力端子に電気的に接続されている。

ここでは、監視回路１５５は、電圧Ｖｏｂの降下を監視している。そこで、電圧Ｖｏｂが負電圧ＶＢＧよりも大きい場合は、監視回路１５５は“Ｌ”の信号ＭＯＮを出力し、電圧Ｖｏｂが負電圧ＶＢＧよりも小さい場合、監視回路１５５は“Ｈ”の信号ＭＯＮを出力する。

負電圧供給装置１０１は、負電圧供給装置１００と同様に動作する（図１０参照）。負電圧供給装置１０１は、信号ＷＡＫＥが“Ｈ”である期間の消費電力（いわゆる動的消費電力）を負電圧供給装置１００よりも低減することができる。

信号ＷＡＫＥが“Ｈ”である期間、クロック信号ＧＣＫ２に関わらず、負電圧供給装置１００の監視回路１２８には常時電流が流れる。これに対して、監視回路１５５は、クロック信号ＧＣＫ３が“Ｌ”である期間、端子ＯＣＭＢが“Ｌ”に固定される。従って、監視回路１５５の消費電流は監視回路１２８の消費電流よりも小さくできる。

端子ＯＢごとに、監視回路１５５を設けることで、各端子ＯＢから負電圧を安定的に出力することが可能であるが、一方で、端子ＯＢの数が増えるほど、監視回路１５５の消費電流の影響が大きくなる。よって、監視回路１５５の消費電流を低減することは、負電圧供給装置１０１全体の動的消費電力の低減に効果的である。

動的消費電力を低減するため、クロック信号を低速にすることが行われている。クロック信号ＧＣＫ１を低速にすると、電圧Ｖｃｐが負電圧ＶＢＧに到達するのに時間を要する。つまり、信号ＷＡＫＥが“Ｈ”である時間が長くなる。そこで、クロック信号ＧＣＫ３のみを低速にすることで、負電圧供給装置１０１の動的消費電力を効果的に低減できる。

＜監視回路の他の構成例＞
監視回路１５５はダイナミック比較回路で構成されているため、差動対を構成する２個のＯＳトランジスタを流れる電流が同じになると、端子ＯＣＭの信号ＭＯＮが不安定になる可能性がある。次に、図１３Ａ、図１３Ｂを参照して、信号ＭＯＮの安定化対策について説明する。

図１３Ａは、信号ＭＯＮに応じて、ダイナミック比較回路の基準正電圧を切り替える例を示す。図１３Ｂは、信号ＭＯＮに応じて、ダイナミック比較回路の差動入力回路の電源供給を制御する例を示す。

（監視回路１６１）
図１３Ａに示す監視回路１６１は、比較回路１７１、ラッチ回路１７３、選択回路１７５を有する。

比較回路１７１は比較回路２５で構成されている。比較回路１７１の差動対はトランジスタＭＯ７、ＭＯ８で構成されている。電流Ｉｍｏ７、Ｉｍｏ８は、トランジスタＭＯ７、ＭＯ８のドレイン電流である。

クロック信号ＧＣＫ３の立ち上がりに同期して、ラッチ回路１７３のデータは比較回路１７１の出力で更新される。ラッチ回路１７３の出力信号が信号ＭＯＮである。例えば、ラッチ回路１７３は遅延フリップフロップ回路（ＤＦＦ）で構成すればよい。

選択回路１７５は、比較回路１７１の端子ＩＮＮに入力する電圧を基準正電圧Ｖｐｒｅｆと電圧ＧＮＤとから選択する。選択回路１７５には、信号ＭＯＮ、信号ＷＡＫＥが入力される。信号ＷＡＫＥは、選択回路１７５のリセット信号（ＲＥＳＥＴ）として機能する。なお、リセット信号として、信号ＷＡＫＥとは別の信号を用いてもよい。

監視回路１６１の動作例を説明する。信号ＷＡＫＥが“Ｌ”から“Ｈ”に遷移すると、選択回路１７５はリセットされ、端子ＩＮＮに基準正電圧Ｖｐｒｅｆを供給する。クロック信号ＧＣＫ３がアクティブである間、比較回路１７１は、端子ＯＢの電圧Ｖｏｂと負電圧ＶＢＧとの比較を行う。電圧Ｖｏｂが負電圧ＶＢＧよりも高い場合、信号ＭＯＮは“Ｌ”である。信号ＭＯＮが“Ｌ”である場合、選択回路１７５は、端子ＩＮＮに基準正電圧Ｖｐｒｅｆを入力する。

電圧Ｖｏｂが低下し、負電圧ＶＢＧ以下になると、クロック信号ＧＣＫ３が“Ｈ”のとき、端子ＯＣＭＢからは“Ｈ”の信号が出力される。この際に、電流Ｉｍｏ７が電流Ｉｍｏ８と等しくなったことで、端子ＯＣＭＢの出力が発振する可能性がある。選択回路１７５は、所定の回数（１回または複数回）信号ＭＯＮの立ち上がりを検知すると、端子ＩＮＮに電圧ＧＮＤを供給する。これにより、電流Ｉｍｏ８は低下し、電流Ｉｍｏ７と電流Ｉｍｏ８とに差が生じ、端子ＯＣＭＢの出力は安定する。クロック信号ＧＣＫ３が“Ｈ”のとき、端子ＯＣＭＢは“Ｈ”の信号を安定的に出力できる。

ここでは、端子ＩＮＮに電圧ＧＮＤを入力するようにしているが、これに限定されない。信号ＭＯＮが“Ｈ”であるときに、電流Ｉｍｏ７と電流Ｉｍｏ８とに差が生じていればよいので、電圧Ｖｐｒｅｆよりも小さい正電圧を端子ＩＮＮに入力してもよい。電圧ＧＮＤを用いることで、使用する電圧の種類が増えない。

（監視回路１６２）
図１３Ｂに示す監視回路１６２は、比較回路１７２、選択回路１７７を有する。比較回路１７２は比較回路２５で構成されている。監視回路１６１と同様、監視回路１６２にラッチ回路１７３を設けてもよい。

選択回路１７７は、比較回路１７２の差動入力回路１７２Ａへの高レベル側電源電圧の供給を制御する。選択回路１７７には、信号ＭＯＮ、ＷＡＫＥが入力される。信号ＷＡＫＥは、選択回路１７７のリセット信号として機能する。リセット信号として、信号ＷＡＫＥとは別の信号を用いてもよい。

信号ＷＡＫＥが“Ｌ”から“Ｈ”に遷移すると、選択回路１７７はリセットされ、差動入力回路１７２Ａに電圧Ｖｄｄａを入力する。クロック信号ＧＣＫ３がアクティブである間、比較回路１７２は、端子ＯＢの電圧Ｖｏｂと負電圧ＶＢＧとの比較を行う。選択回路１７７は、所定の回数（１回、または複数回）信号ＭＯＮの立ち上がりを検知すると、差動入力回路１７２Ａに電圧ＧＮＤを供給する。これにより、差動入力回路１７２Ａの２個のインバータ回路は非アクティブとなるため、比較回路１７２の出力が発振することがない。

本実施の形態に係る負電圧供給装置は、各種半導体装置の負電圧電源回路に好適である。本負電圧供給装置が電源回路に用いられる半導体装置には、例えば、基板バイアス電圧を負電圧とする各種の半導体装置（例えば、ＤＲＡＭ、イメージセンサ）、負電圧によって駆動する半導体装置（例えば、フラッシュメモリなどの記憶装置）、バックゲートを持つＯＳトランジスタを備える半導体装置などがある。実施の形態３において、本負電圧供給装置を備える半導体装置の構成例を示す。

〔実施の形態３〕
＜＜記憶装置＞＞
ここでは、ＯＳトランジスタを用いた半導体装置として、データ保持部がＯＳトランジスタで構成されている記憶装置について説明する。

図１４Ａに示す記憶装置２００は、負電圧供給装置２１０、制御回路２１５、メモリセルアレイ２２０、周辺回路２２１を有する。周辺回路２２１として、行回路２２３、列回路２２４、入出力回路２２５が設けられている。

メモリセルアレイ２２０は、メモリセル２３０、読み出しワード線ＲＷＬ、書き込みワード線ＷＷＬ、読み出しビット線ＲＢＬ、書き込みビット線ＷＢＬ、ソース線ＳＬ、配線ＢＧＬを有する。なお、読み出しワード線ＲＷＬ、書き込みワード線ＷＷＬをそれぞれ、ワード線ＲＷＬ、ワード線ＷＷＬと呼ぶ場合がある。読み出しビット線ＲＢＬ、書き込みビット線ＷＢＬをそれぞれ、ビット線ＲＢＬ、ビット線ＷＢＬと呼ぶ場合がある。

制御回路２１５は記憶装置２００全体を統括的に制御し、データＷＤＡの書き込み、データＲＤＡの読み出しを行う。制御回路２１５は、外部からのコマンド信号（例えば、チップイネーブル信号、書き込みイネーブル信号など）を処理して、周辺回路２２１の制御信号を生成する。

負電圧供給装置２１０は、実施の形態２の負電圧供給装置で構成される。負電圧供給装置２１０は、Ｎ個（Ｎは２以上の整数）の端子ＯＢ［１］―ＯＢ［Ｎ］を有する。端子ＯＢ［１］―ＯＢ［Ｎ］からはそれぞれ、負電圧Ｖｂｇ１を出力する。メモリセルアレイ２２０は、Ｎ個のブロックに分割されている。各ブロックの配線ＢＧＬは端子ＯＢに電気的に接続されている。

行回路２２３は、アクセスする行を選択する機能を有する。例えば、行回路２２３は、行デコーダ、およびワード線ドライバを有する。列回路２２４は、ビット線ＷＢＬ、ＲＢＬをプリチャージする機能、ビット線ＷＢＬにデータを書き込む機能、ビット線ＲＢＬのデータを増幅する機能、ビット線ＲＢＬからデータを読み出す機能等を有する。入出力回路２２５は、書き込みデータを保持する機能、読み出されたデータを保持する機能等を有する。

周辺回路２２１の構成は、メモリセルアレイ２２０の構成、読み出し方法、および書き込み方法等によって、適宜変更される。

＜メモリセル２３０＞
図１４Ｂにメモリセル２３０の回路構成例を示す。ここでは、メモリセル２３０は２トランジスタ型（２Ｔ）ゲインセルである。メモリセル２３０は、トランジスタＭＷ１、ＭＲ１、容量素子ＣＳ１を有する。トランジスタＭＷ１は書き込みトランジスタであり、トランジスタＭＲ１は読み出しトランジスタである。トランジスタＭＷ１、ＭＲ１のバックゲートは配線ＢＧＬに電気的に接続されている。

ＯＳトランジスタで読み出しトランジスタを構成しているので、メモリセル２３０は、データ保持に電力を消費しない。従って、メモリセル２３０は長期間データを保持可能な低消費電力なメモリセルであり、記憶装置２００を、不揮発性記憶装置として用いることができる。ＯＳトランジスタ、および容量素子はＳｉトランジスタに積層して設けることが可能である。よって、メモリセルアレイ２２０を周辺回路２２１に積層して設けることが可能であり、メモリセルアレイ２２０の集積度を向上することができる。

図１５Ａ―図１５Ｆを参照して、メモリセルの他の構成例を説明する。

＜メモリセル２３１―２３５＞
図１５Ａに示すメモリセル２３１は、３Ｔ型ゲインセルであり、トランジスタＭＷ２、ＭＲ２、ＭＳ２、容量素子ＣＳ２を有する。トランジスタＭＷ２、ＭＲ２、ＭＳ２はそれぞれ、書き込みトランジスタ、読み出しトランジスタ、選択トランジスタである。トランジスタＭＷ２、ＭＲ２、ＭＳ２のバックゲートは配線ＢＧＬに電気的に接続されている。メモリセル２３１は、ワード線ＲＷＬ、ＷＷＬ、ビット線ＲＢＬ、ＷＢＬ、容量線ＣＤＬ、電源線ＰＬ２に電気的に接続されている。例えば、容量線ＣＤＬ、電源線ＰＬ２には、電圧ＧＮＤ（低レベル側電源電圧）が入力される。

図１５Ｂ、図１５Ｃに２Ｔ型ゲインセルの他の構成例を示す。図１５Ｂに示すメモリセル２３２では、読み出しトランジスタがｎチャネル型Ｓｉトランジスタで構成されている。図１５Ｃに示すメモリセル２３３では、読み出しトランジスタがｐチャネル型Ｓｉトランジスタで構成されている。

図１５Ｄ、図１５Ｅに３Ｔ型ゲインセルの他の構成例を示す。図１５Ｄに示すメモリセル２３４では、読み出しトランジスタ、選択トランジスタがｎチャネル型Ｓｉトランジスタで構成されている。図１５Ｅに示すメモリセル２３５では、読み出しトランジスタ、選択トランジスタがｐチャネル型Ｓｉトランジスタで構成されている。図１５Ｅの例では、電源線ＰＬ２には、電圧Ｖｄｄｄ（高レベル側電源電圧）が入力されている。

上掲のゲインセルにおいて、読み出しビット線ＲＢＬ、書き込みビット線ＷＢＬを兼ねるビット線を設けてもよい。

＜メモリセル２３６＞
図１５Ｆに１Ｔ１Ｃ（容量）型メモリセルの例を示す。図１５Ｆに示すメモリセル２３６は、ワード線ＷＬ、ビット線ＢＬ、容量線ＣＤＬ、配線ＢＧＬに電気的に接続されている。メモリセル２３６は、トランジスタＭＷ３、容量素子ＣＳ３を有する。トランジスタＭＷ３のバックゲートは配線ＢＧＬに電気的に接続されている。

＜メモリセル２３７＞
図１６Ａに示すメモリセル２３７は、メモリセル２４０、バックアップ回路２４１を有する。メモリセル２４０は、標準的な６Ｔ型ＳＲＡＭセルと同じ回路構成である。

バックアップ回路２４１は、メモリセル２４０のノードＱ、Ｑｂのデータをバックアップするための回路であり、２個の１Ｔ１Ｃ型セルで構成される。ノードＳＮ１、ＳＮ２は保持ノードである。トランジスタＭＷ５、容量素子ＣＳ５とでなるゲインセルは、ノードＱのデータをバックアップする。トランジスタＭＷ６、容量素子ＣＳ６とでなるゲインセルは、ノードＱｂのデータをバックアップする。

トランジスタＭＷ５、ＭＷ６がＯＳトランジスタであるので、メモリセル２４０にバックアップ回路２４１を積層して設けることができる。これにより、バックアップ回路２４１を設けたことによるメモリセル２３７の面積オーバーヘッドを抑えることができる。面積オーバーヘッドをゼロにすることが可能である。

メモリセル２４０は、電源線Ｖ＿ＶＤＭ、Ｖ＿ＶＳＭ、ワード線ＷＬ、ビット線対（ＢＬ、ＢＬＢ）に電気的に接続されている。電源線Ｖ＿ＶＤＭ、Ｖ＿ＶＳＭは、それぞれ、Ｖｄｄｄ、ＧＮＤ用の電源線である。バックアップ回路２４１は、配線ＯＧＬ、ＢＧＬ、電源線ＰＬ３に電気的に接続される。電源線ＰＬ３には電圧ＧＮＤが入力される。

メモリセル２３７は通常状態では、ＳＲＡＭセルとして動作する。図１６Ｂを参照して、メモリセル２３７の動作例を説明する。メモリセル２３７に一定時間以上アクセスがない場合、電源線Ｖ＿ＶＤＭ、Ｖ＿ＶＳＭへの電圧Ｖｄｄｄ、ＧＮＤの供給が停止される。電圧Ｖｄｄｄの供給を停止する前に、バックアップ回路２４１にノードＱ、Ｑｂのデータが書き込まれる。図１６Ｂにおいて、ｔ１、ｔ２等は時刻を表している。

（通常動作）
時刻ｔ１以前では、通常動作状態（書き込み状態または読み出し状態）である。メモリセル２３７は、シングルポートＳＲＡＭと同様に動作する。ここでは、時刻ｔ１でノードＱ／Ｑｂは“Ｈ”／“Ｌ”であり、ノードＳＮ１／ＳＮ２は“Ｌ”／“Ｈ”であるとしている。

（バックアップ）
ｔ１で配線ＯＧＬが“Ｈ”入力される。これにより、バックアップ動作が開始し、トランジスタＭＷ５、ＭＷ６はオンとなる。ノードＳＮ１の電圧はＧＮＤからＶｄｄｄに上昇し、ノードＳＮ２の電圧はＶｄｄｄからＧＮＤに低下する。ｔ２で、配線ＯＧＬが“Ｌ”となることで、バックアップ動作が終了する。ノードＳＮ１／ＳＮ２には、ｔ１でのノードＱ／Ｑｂのデータが書き込まれる。

（パワーゲーティング）
ｔ２で、パワーゲーティングが開始する。電源線Ｖ＿ＶＤＭ線の電圧がＶｄｄｄからＧＮＤに低下する。電源線Ｖ＿ＶＤＭと電源線Ｖ＿ＶＳＭの電圧差が小さくなることで、メモリセル２４０は非アクティブになる。メモリセル２４０のデータは消失するが、バックアップ回路２４１はデータを保持し続ける。ここではパワーゲーティングの期間、ビット線ＢＬ、ＢＬＢをフローティング状態にしている。

（リカバリ）
リカバリ動作とは、バックアップ回路２４１が保持しているデータによって、メモリセル２４０のデータをリカバリする動作である。リカバリ動作では、メモリセル２４０は、ノードＱ／Ｑｂのデータを検知するためのセンスアンプとして機能する。

まず、ノードＱ、Ｑｂのリセット動作が行われる。ｔ３で、ビット線対（ＢＬ、ＢＬＢ）の電圧は電圧Ｖｐｒ２にプリチャージされる。かつ、ワード線ＷＬが選択状態であるため、電源線Ｖ＿ＶＤＭ線、Ｖ＿ＶＳＭ線は電圧Ｖｐｒ２にプリチャージされ、ノードＱ、Ｑｂの電圧はＶｐｒ２に固定される。

ｔ４で、配線ＯＧＬが“Ｈ”になると、トランジスタＭＷ５、ＭＷ６はオンになる。容量素子ＣＳ５の電荷がノードＱ、ノードＳＮ１に分配され、容量素子ＣＳ６の電荷がノードＱｂ、ノードＳＮ２に分配され、ノードＱとノードＱｂに電圧差が生じる。

ｔ５で、電圧ＶＤＭ、ＧＮＤの供給を再開する。メモリセル２４０が活性状態になると、ノードＱとノードＱｂの電圧差を増幅する。最終的にノードＱ、ＳＮ１の電圧はＶｄｄｄとなり、ノードＱｂ、ＳＮ２の電圧はＧＮＤとなる。つまり、ノードＱ／Ｑｂの状態は、ｔ１での状態（“Ｈ”／“Ｌ”）に復帰する。

＜メモリセル２３８＞
図１７Ａに示すメモリセル２３８は、メモリセル２３７の変形例であり、バックアップ回路２４１に代えてバックアップ回路２４２を有する。バックアップ回路２４２は、１個の１Ｔ１Ｃ型メモリセルで構成されており、ノードＳＮ３、トランジスタＭＷ７、容量素子ＣＳ７を有する。

図１７Ｂは、メモリセル２３８の動作例を示すタイミングチャートである。メモリセル２３８は、メモリセル２３７と同様に動作する。図１７Ｂの説明は、図１６Ｂの説明を援用する。

バックアップ回路２４２は、ノードＱのデータのみをバックアップする構成であるが、ノードＳＮ３の保持データによって、ノードＱ、Ｑｂのデータを復元することができる。それは、予めノードＱ、Ｑｂの電圧をＶｐｒ２にするプリチャージを行っているからであり、１個の容量素子ＣＳ７の電荷によって、ノードＱとノードＱｂに電位差を生じさせることができる。

本明細書等では、メモリセル等のデータ保持部にＯＳトランジスタが設けられている記憶装置を「ＯＳ‐記憶装置」と呼ぶ場合がある。ＯＳ‐記憶装置には、例えば、「ＤＯＳＲＡＭ（登録商標）」、「ＮＯＳＲＡＭ（登録商標）」、「ＯＳ‐ＳＲＡＭ」などがある。

「ＤＯＲＡＭ（ドスラム）」とは、「Ｄｙｎａｍｉｃ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＲＡＭ」の略称であり、１Ｔ１Ｃ型のメモリセル（図１５Ｆ参照）を有するＲＡＭを指す。「ＮＯＳＲＡＭ（ノスラム）」とは「Ｎｏｎｖｏｌａｔｉｌｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＲＡＭ」の略称であり、ゲインセル（図１４Ａ、図１５Ａ―図１５Ｄ参照）を有するＲＡＭを指す。「ＯＳ‐ＳＲＡＭ」とは、バックアップ回路が組み込まれたＳＲＡＭセル（図１６Ａ、図１７Ａ参照）を有するＲＡＭを指す。

次に、半導体装置の一例として、処理装置を説明する。ここでは、ＭＣＵ（マイクロコントローラユニット）と、ＦＰＧＡとを例示する。

＜＜ＭＣＵ＞＞
図１８に示すＭＣＵ２５０はクロックゲーティングおよびパワーゲーティングが可能な半導体装置である。

ＭＣＵ２５０には、電圧Ｖｄｄｄ、Ｖｄｄａ、ＧＮＤが入力される。ＭＣＵ２５０は、電源管理装置（ＰＭＵ）２６０、負電圧供給装置２６１、バス２６２、パワースイッチ２６４、２６５、ＬＳ（レベルシフタ）およびバッファ回路２６７、プロセッサコア２７０（以下、コア２７０と呼ぶ。）、記憶装置２８０を有する。ＰＭＵ２６０、コア２７０、および記憶装置２８０と間のデータ等やり取りは、バス２６２を介して行われる。

半導体装置の消費電力削減のため、パワーゲーティング、またはクロックゲーティングにより、動作させる必要のない回路を停止させることが行われている。フリップフロップは、半導体装置に多く含まれる順序回路（状態を保持する記憶回路）の１つである。よって、フリップフロップの消費電力の削減は、フリップフロップを組み込んだ半導体装置の消費電力の低減に効果的である。一般的なフリップフロップは、電源を遮断すると保持している状態（データ）が失われてしまうため、半導体装置をパワーゲーティングするためには、フリップフロップの状態をバックアップすることが必要になる。

コア２７０は、複数のフリップフロップ２７１を有する。フリップフロップ２７１は、コア２７０の各種のレジスタに設けられる。フリップフロップ２７１は、バックアップ回路２７２およびスキャンフリップフロップ２７３を有する。つまり、フリップフロップ２７１は、バックアップ回路を搭載したスキャンフリップフロップである。

クロックゲーティング、およびパワーゲーティング時にフリップフロップ２７１のデータを退避するために、バックアップ回路２７２がフリップフロップ２７１に設けられている。バックアップ回路２７２には、バックゲートをもつ複数のＯＳトランジスが設けられている。バックアップ回路２７２はＳｉトランジスタを有さない回路構成とすることで、Ｓｉトランジスタでなる論理セル上に積層することができる。図１９にフリップフロップ２７１の回路構成例を示す。

スキャンフリップフロップ２７３は、ノードＤ１、Ｑ１、ＳＤ、ＳＥ、ＲＴ、ＣＫ１０、クロックバッファ回路２７３Ａを有する。

ノードＤ１はデータ入力ノードであり、ノードＱ１はデータ出力ノードであり、ノードＳＤはスキャンテスト用データの入力ノードである。ノードＳＥは信号ＳＣＥの入力ノードである。ノードＣＫ１０はクロック信号ＧＣＬＫ１０の入力ノードである。クロック信号ＧＣＬＫ１０はクロックバッファ回路２７２Ａに入力される。スキャンフリップフロップ２７３のアナログスイッチは、それぞれ、クロックバッファ回路２７３ＡのノードＣＫ１１、ＣＫＢ１１に電気的に接続される。ノードＲＴはリセット信号の入力ノードである。

スキャンフリップフロップ２７３には、信号ＳＣＥが“Ｌ”の場合、ノードＤ１のデータが入力され、信号ＳＣＥが“Ｈ”の場合ノードＳＤのデータが入力される。

スキャンフリップフロップ２７３の回路構成は、図１９に限定されない。標準的な回路ライブラリに用意されているスキャンフリップフロップを適用することができる。

バックアップ回路２７２は、ノードＳＤ＿ＩＮ、ＳＮ１１、トランジスタＭＯ１１―ＭＯ１３、容量素子Ｃ１１、ノードＳＮ１１を有する。トランジスタＭＯ１１、ＭＯ１３のオンオフは信号ＢＫＨで制御され、トランジスタＭＯ１２のオンオフは信号ＲＣＨで制御される。トランジスタＭＯ１１―ＭＯ１３のバックゲートは、ＣＰＵコア３３０内の配線ＢＧＬ２に電気的に接続されている。配線ＢＧＬ１には負電圧Ｖｂｇ２が入力されている。

ノードＳＤ＿ＩＮは、スキャンテストデータの入力ノードであり、他のスキャンフリップフロップ２７３のノードＱ１に電気的に接続される。ノードＳＮ１１は、バックアップ回路３４０の保持ノードである。

オフ電流が極めて小さいというＯＳトランジスタの特長によって、ノードＳＮ１１の電圧の低下を抑えることができること、データの保持に電力を殆んど消費しないことから、バックアップ回路２７２はデータを長時間保持できるという不揮発性の特性をもつ。したがって、ＣＰＵコア３３０がパワーゲーティング状態である間、バックアップ回路３４０で保持することができる。

記憶装置２８０は、制御回路２８１、周辺回路２８２、およびメモリセルアレイ２８３を有する。記憶装置２８０には、上掲のＯＳ‐記憶装置を適用することができる。

負電圧供給装置２６１には、実施の形態２の負電圧供給装置が適用されている。負電圧供給装置２６１は、電圧ＧＮＤから負電圧Ｖｂｇ１、Ｖｂｇ２を生成する。負電圧供給装置２６１は、Ｖｂｇ１出力用の複数の端子ＯＢ１と、Ｖｂ２出力用の複数の端子ＯＢ２を有する。負電圧Ｖｂｇ１は記憶装置２８０に入力され、負電圧Ｖｂｇ２はコア２７０に入力される。

ＭＣＵ２５０には、クロック信号、割り込み要求信号等が外部から入力される。外部クロック信号はＰＭＵ２６０に入力され、割り込み要求信号はＰＭＵ２６０、コア２７０に入力される。

ＰＭＵ２６０は、クロックゲーティング、およびパワーゲーティングを制御する機能を有する。ＰＭＵ２６０は外部クロック信号からゲーティドクロック信号ＧＣＫ１０（以下、クロック信号ＧＣＬＫ１０と呼ぶ。）を生成する。クロック信号ＧＣＬＫ１０は、コア２７０、記憶装置２８０に入力される。また、ＰＭＵ２６０は各種の制御信号を生成する。制御信号には、パワースイッチ２６４、２６５の制御信号、バックアップ回路２７２の制御信号、スキャンフリップフロップ２７３の制御信号（例えば、リセット信号）などがある。

バックアップ回路２７２の制御信号はＬＳおよびバッファ回路２６７に入力される。ＬＳおよびバッファ回路２６７は、制御信号をレベルシフトする機能、レベルシフトした制御信号を保持する機能を有する。ＬＳおよびバッファ回路２６７が保持する制御信号は、バックアップ回路２７２に入力される。

パワースイッチ２６４により、コア２７０への電圧Ｖｄｄｄの供給が制御される。パワースイッチ２６５により、記憶装置２８０への電圧Ｖｄｄｄ、Ｖｄｄａの供給が制御される。コア２７０が複数の電源ドメインを有する場合、各電源ドメインに対応したパワースイッチをパワースイッチ２６４に設ければよい。パワースイッチ２６５も同様である。電圧Ｖｄｄｄ、Ｖｄｄａの他に、回路構成に応じた複数の正電圧が記憶装置２８０に入力される。記憶装置２８０に入力される正電圧には、ビット線のプリチャージ用の電圧、データ読み出し用の参照電圧などがある。

コア２７０からＰＭＵ２６０に信号ＳＬＥＥＰが出力される。信号ＳＬＥＥＰは、コア２７０をスリープモード（待機モード）に移行するためのトリガとなる信号である。ＰＭＵ２６０は、信号ＳＬＥＥＰが入力されると、アクティブモードからスリープモードに移行するための制御信号を制御対象の機能回路に出力する。アクティブモードからスリープモードへの移行は割り込み要求信号の入力によっても実行できる。

アクティブモードからスリープモードに移行するため、まず、ＰＭＵ２６０は、コア２７０へのクロック信号の供給を停止する。次に、スキャンフリップフロップ２７３のデータをバックアップ回路２７２に書き込む。具体的には、バックアップ回路２７２に“Ｈ”の信号ＢＫＨを所定のクロックサイクル期間入力する。

コア２７０をスリープモードからアクティブモードへ復帰するための処理は、例えば、割り込み要求信号の入力により実行される。ＰＭＵ２６０は、割り込み要求信号に従い、スリープモードからアクティブモードに移行するための制御信号を制御対象の機能回路に出力する。ＰＭＵ２６０はパワースイッチ２６４、２６５を制御して、コア２７０、記憶装置２８０への電位の供給を再開する。次に、バックアップ回路２７２で保持しているデータをスキャンフリップフロップ２７３に書き戻す。具体的には、所定のクロックサイクル期間、バックアップ回路２７２に“Ｈ”の信号ＢＣＨを入力し、かつ、スキャンフリップフロップ２７３に“Ｈ”の信号ＳＥを入力する。最後に、コア２７０、記憶装置２８０へのクロック信号ＧＣＬＫ１０の供給を再開する。

ＰＭＵ２６０は、コア２７０と同様に、記憶装置２８０のクロックゲーティング、およびパワーゲーティングを行う。

ＰＭＵ２６０に、時間を計測するためのタイマ回路を設け、タイマ回路の計測時間に応じてコア２７０、および記憶装置２８０のパワーゲーティングを行ってもよい。

＜＜ＦＰＧＡ＞＞
図２０にＦＰＧＡの一例を示す。図２０に示すＦＰＧＡ４００は、負電圧供給装置４０５、ロジックアレイ４１０、入出力部（Ｉ／Ｏ）４１１、および周辺回路を有する。ＦＰＧＡ４００に上掲のＯＳ‐記憶装置を１または複数組み込んでもよい。

Ｉ／Ｏ４１１は、ロジックアレイ４１０の入出力インターフェースである。周辺回路は、ロジックアレイ４１０およびＩ／Ｏ４１１を駆動するための機能回路を有する。例えば、周辺回路は、クロック生成器４１２、コンフィギュレーション・コントローラ４１３、コンテキスト・コントローラ４１４、行ドライバ４１５、および列ドライバ４１６を有する。ＦＰＧＡ４００には、電圧Ｖｄｄｄ、Ｖｄｄａ、ＧＮＤが入力される。

負電圧供給装置４０５に実施の形態２の負電圧供給装置が適用されている。負電圧供給装置４０５は電圧ＧＮＤから負電圧Ｖｂｇ４を生成する。負電圧Ｖｂｇ４用の端子ＯＢを複数有する。ＦＰＧＡ４００は、コンフィギュレーションデータの保持部にＯＳトランジスタが設けられている。ＯＳトランジスタのバックゲートに負電圧Ｖｂｇ４が入力される。

ロジックアレイ４１０は、配線スイッチアレイ（ＲＳＡ）４２１、ロジックエレメント（ＬＥ）４２５を有する。ここでは、ＬＥ４２５は４入力・１出力の論理回路である。ＲＳＡ４２１は複数の配線スイッチ（ＲＳ：Ｒｏｕｔｉｎｇ Ｓｗｉｔｃｈ）４２２を有する。各ＲＳ４２２は、２つのＬＥ４２５間の接続を制御する。また、同じ列に配置されている複数のＬＥ４２５は、レジスタチェーンを構成するように接続されていてもよい。

ＬＥ４２５は、複数のコンフィギュレーションメモリ（ＣＦＭ）４２６を有する。ＣＦＭ４２６が記憶しているコンフィギュレーションデータによって、ＬＥ４２５の回路構成が設定される。ＣＦＭ４２６は、コンフィギュレーションデータのセットを複数格納することが可能なマルチコンテキストに対応したコンフィギュレーションメモリである。また、ＲＳ４２２もマルチコンテキストに対応したメモリデバイスを備えており、ＲＳ４２２で記憶しているコンフィギュレーションデータによって、ＬＥ４２５間の接続構造が決定される。

ＦＰＧＡ４００は、ロードされるコンフィギュレーションデータのセットを切り替えることで、回路構成を高速に変更することができる。コンフィギュレーションデータのセットの切り替えは、コンテキスト・コントローラ４１４によって行われる。行ドライバ４１５および列ドライバ４１６はＲＳ４２２、ＣＦＭ４２６、を駆動するための回路である。コンフィギュレーション・コントローラ４１３は、行ドライバ４１５および列ドライバ４１６を制御する機能を有する。

ここでは、コンテキスト数が２であるロジックアレイ４１０の回路構成例について説明する。また、２つのコンテキストを「ＣＮＴＸＴ０」、「ＣＮＴＸＴ１」と呼ぶ。ＣＮＴＸＴ０を選択するためのコンテキスト信号を「ｃｔｘ［０］」と呼び、ＣＮＴＸＴ１を選択するためのコンテキスト信号を「ｃｔｘ［１］」と呼ぶ。

＜配線スイッチ（ＲＳ）＞
ＲＳＡ４２１は、複数のＲＳ４２２を有する。図２１ＡにＲＳ４２２の構成例を示す。ＲＳ４２２はプログラマブルな配線スイッチであり、端子ＩＮ２にはＬＥ４２５の出力端子が電気的に接続され、端子ＯＵＴ２には、別のＬＥ４２５の入力端子が電気的に接続される。ＲＳ４２２は、端子ＩＮ２と端子ＯＵＴ２との間に２個のスイッチ回路４２３（以下、「ＳＷ４２３」と呼ぶ。）が並列に電気的に接続されている。なお、コンテキスト数を２よりも多くする場合は、コンテキスト数と同数のＳＷ４２３を端子ＩＮ２と端子ＯＵＴ間に並列に電気的に接続すればよい。

ＳＷ４２３は、３Ｔ型ゲインセルと同様の回路構成である。ＳＷ４２３のＯＳトランジスタのバックゲートは、配線ＢＧＬ２に電気的に接続されている。配線ＢＧＬ２には、負電圧Ｖｂｇ４が入力されている。

ＳＷ４２３［０］、ＳＷ４２３［１］は、共通のビット線ＢＬに接続されている。ビット線ＢＬには、列ドライバ４１６によってコンフィギュレーションデータが書き込まれる。ＳＷ４２３［ｉ］（ｉは０又は１）は、ワード線ＷＬ［ｉ］、配線ＣＸＬ［ｉ］に電気的に接続されている。配線ＣＸＬ［ｉ］はコンテキスト信号用の配線である。ＣＮＴＸＴ０が選択される場合は、ｃｔｘ［０］によって、ＳＷ４２３［０］の選択トランジスタはオンとなり、ｃｔｘ［１］によってＳＷ４２３［１］の選択トランジスタはオフとなる。ＣＮＴＸＴ１が選択される場合は、２個の選択トランジスタの導通状態は逆になる。

＜コンフィギュレーションメモリ（ＣＦＭ）＞
図２１ＢにＣＦＭ４２６の構成例を示す。ＣＦＭ４２６は２個のメモリセル４２８、２個のトランジスタＭＥを有する。

メモリセル４２８［０］、４２８［１］は共通のビット線対（ＢＬ、ＢＬＢ）に電気的に接続されている。ビット線ＢＬにはコンフィギュレーションデータが書き込まれ、ビット線ＢＬＢはその反転データが書き込まれる。メモリセル４２８［ｉ］は、ワード線ＷＬ［ｉ］、配線ＣＸＬ［ｉ］に電気的に接続されている。トランジスタＭＥ［ｉ］は端子ＯＵＴ３と、メモリセル４２８［ｉ］の出力端子との間の導通状態を制御する。

メモリセル４２８［ｉ］は、２個のゲインセルで構成されている。２個のゲインセルの一方は、ビット線ＢＬのデータを記憶し、他方はビット線ＢＬＢのデータを記憶する。メモリセル４２８［ｉ］のＯＳトランジスタのバックゲートは配線ＢＧＬ４に電気的に接続されている。

ＣＮＴＸＴ０が選択される場合、ｃｔｘ［０］によってトランジスタＭＥ［０］がオンとされ、メモリセル４２８［０］が記憶しているコンフィギュレーションデータが端子ＯＵＴ３から出力される。ＣＮＴＸＴ１が選択される場合、ｃｔｘ［１］によってトランジスタＭＥ［１］がオンとなり、メモリセル４２８［１］が記憶しているコンフィギュレーションデータが出力される。

＜＜撮像装置＞＞
ここでは、半導体装置の一例として、撮像装置について説明する。図２２Ａに示す撮像装置４４０は、負電圧供給装置４４１、制御回路４４２、画素アレイ４４３、周辺回路４４４を有する。周辺回路４４４は、行ドライバ４４５、列ドライバ４４６を有する。画素アレイ４４３は、行列状に配置された複数の画素４４８を有する。画素４４８は撮像デバイスであり、光を電荷に変換する機能、電荷を蓄積する機能等を有する。

撮像装置４４０には、電圧Ｖｄｄｄ、Ｖｄｄａ、ＧＮＤが入力される。負電圧供給装置４４１に実施の形態２の負電圧供給装置が適用されている。負電圧供給装置４４１は電圧ＧＮＤから負電圧Ｖｂｇ５を生成する。負電圧Ｖｂｇ５用の端子ＯＢを１又は複数有する。

図２２Ｂに画素４４８の一例を示す。画素４４８は、フォトダイオードＰＤ１、トランジスタＭＩ１―ＭＩ４、容量素子Ｃ４０、ノードＦＮ４０を有する。ノードＦＮ４０がデータ保持ノードである。容量素子Ｃ４０はノードＦＮ４０の電圧を保持するための保持容量である。トランジスタＭＩ１はリセットトランジスタと呼ばれている。トランジスタＭＩ１は、ノードＦＮ４０の電圧をリセットする機能を有する。トランジスタＭＩ２は露光動作を制御する露光トランジスタと呼ばれる。トランジスタＭＩ２はノードＦＮ４０とフォトダイオードＰＤ１との導通状態を制御するパストランジスタである。トランジスタＭＩ２によって露光動作のタイミングが制御できるため、グローバルシャッタ方式での撮像が可能である。トランジスタＭＩ３は増幅トランジスタと呼ばれる。トランジスタＭＩ３はノードＦＮ４０の電圧に応じたオン電流を生成する機能を有する。トランジスタＭＩ４は選択トランジスタと呼ばれる。トランジスタＭＩ４はトランジスタＭＩ３と画素４４８の出力端子との間の導通状態を制御するパストランジスタである。

トランジスタＭＩ１、ＭＩ２のバックゲートは配線ＢＧＬ５に電気的に接続されている。配線ＢＧＬ５には負電圧Ｖｂｇ５が入力されている。これにより、トランジスタＭＩ１、ＭＩ２のカットオフ電流を低減できるため、ノードＦＮ４０の電圧の変動をより抑えることができ、高精度の撮像が可能になる。

フォトダイオードＰＤ１には、シリコン基板に形成されたｐｎ接合またはｐｉｎ接合ダイオード素子、並びに非単結晶シリコン膜（非晶質シリコン膜、微結晶シリコン膜）を用いたｐｉｎ型ダイオード素子などを用いることができる。なお、画素４４８は光電変換素子にフォトダイオードが用いられているが、他の光電変換素子であってもよい。例えば、ダイオード接続のトランジスタを用いてもよい。また、光電効果を利用した可変抵抗等をシリコン、ゲルマニウム、セレン等から形成してもよい。また、アバランシェ増倍という現象を利用したセレンを用いた光電変換素子を用いてもよい。当該光電変換素子では、入射される光量に対する電子の増幅が大きい高感度のセンサとすることができる。セレン系材料としては、非晶質セレンまたは結晶セレンを用いることができる。結晶セレンは、一例として、非晶質セレンを成膜後、熱処理することで得ればよい。なお結晶セレンの結晶粒径を画素ピッチよりも小さくすることで、画素４４８ごとの特性ばらつきを低減することができる。

＜＜電子部品＞＞
次に、図２３Ａ、図２３Ｂを参照して、上掲の半導体装置が組み込まれた電子部品について説明する。

図２３Ａに示す電子部品７０００は、パッケージングされたＩＣチップであり、リード及び回路部を有する。図２３Ａでは、電子部品７０００のパッケージにＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）を適用しているが、パッケージの態様はこれに限定されない。

電子部品７０００は、例えばプリント基板７００２に実装される。このようなＩＣチップが複数組み合わされて、それぞれがプリント基板７００２上で電気的に接続されることで電子部品が実装された基板（実装基板７００４）が完成する。

電子部品７０００の回路部は、積層構造をもつ。回路部には、少なくとも３種類の層７０３１―７０３３が設けられている。層７０３１は、Ｓｉウエハに形成されたＳｉトランジスタを含む。層７０３２はＯＳトランジスタを含み、層７０３３は容量素子を含む。層７０３１と層７０３２の間に層７０３３を設けてもよい。

図２３Ｂは、電子部品７４００の模式図である。電子部品７４００はカメラモジュールであり、イメージセンサチップ７４５１を内蔵している。イメージセンサチップ７４５１には、撮像装置４４０（図２２Ａ参照）が設けられている。イメージセンサチップ７４５１には、少なくとも層７０３１―７０３４が設けられている。層７０３４は光電変換素子を含む。

電子部品７４００は、イメージセンサチップ７４５１を固定するパッケージ基板７４１１、レンズカバー７４２１、レンズ７４３５等を有する。電子部品７４００の内部構造を示すために、図２３Ｂではレンズカバー７４２１およびレンズ７４３５の一部が省略されている。

パッケージ基板７４１１とイメージセンサチップ７４５１との間には信号処理回路等が設けられており、電子部品７４００はＳｉＰ（Ｓｙｓｔｅｍ ｉｎ ｐａｃｋａｇｅ）としての構成を有している。

ランド７４４１は電極パッド７４６１と電気的に接続されている。ワイヤ７４７１によって、電極パッド７４６１は、イメージセンサチップ７４５１またはＩＣチップ７４９０と電気的に接続されている。ＩＣチップ７４９０に上掲のＯＳ‐記憶装置を設けてもよい。

＜＜電子機器＞＞
次に、図２４Ａ―図２４Ｄを参照して、上掲の電子部品を備えた電子機器の幾つかの態様を説明する。

図２４Ａにタブレット型情報端末の構成例を示す。図２４Ａに示す情報端末２０１０は、筐体２０１１、表示部２０１２、照度センサ２０１３、カメラ２０１５、操作ボタン２０１６を有する。筐体２０１１には、記憶装置、処理装置等が組み込まれており、これらに電子部品７０００が適用される。表示部２０１２のコントローラ等に電子部品７０００を適用してもよい。カメラ２０１５に電子部品７４４０が用いられる。

表示部２０１２はタッチセンサが組み込まれた表示システムで構成される。表示部２０１２をスタイラスペン２０１７（または電子ペン）、指などでタッチ操作することで、情報端末２０１０を操作することが可能である。情報端末２０１０の機能には、音声通話、カメラ２０１５を利用したビデオ通話、電子メール、手帳、インターネット接続、音楽再生などがある。

図２４ＢにＰＣ（パーソナルコンピュータ）の構成例を示す。図２４Ｂに示すＰＣ２０３０は、筐体２０３１、表示部２０３２、照度センサ２０３４、カメラ２０３５、キーボード２０３６を有する。キーボード２０３６は、筐体３０３１から着脱可能な構成であってもよい。筐体２０３１にキーボード２０３６を装着した状態では、ＰＣ２０３０はノート型ＰＣとして使用できる。筐体２０３１からキーボード２０３６を脱着した状態では、ＰＣ３０３０はタブレット型ＰＣとして使用できる。

筐体３０１１には、記憶装置、処理装置、表示部２０３２のコントローラ等が組み込まれており、これらに電子部品７０００が適用される。カメラ２０３５に電子部品７４４０が用いられる。

図２４Ｃに示すロボット２１００は、照度センサ２１０１、マイクロフォン２１０２、上部カメラ２１０３、スピーカ２１０４、表示部２１０５、下部カメラ２１０６、障害物センサ２１０７、移動機構２１０８、処理装置２１１０、記憶装置２１１１を備える。

処理装置２１１０、記憶装置２１１１、表示部２１０５のコントローラ等に上掲の電子部品７０００を適用することができる。上部カメラ２１０３、下部カメラ２１０６に電子部品７４４０が用いられる。

表示部２１０５では、種々の情報が表示される。ロボット２１００は、使用者の望みの情報を表示部２１０５に表示することが可能である。表示部２１０５は、タッチパネルを搭載していてもよい。

マイクロフォン２１０２、スピーカ２１０４を用いて、使用者はロボット２１００と音声によるコミュニケーションが可能である。

上部カメラ２１０３および下部カメラ２１０６は、ロボット２１００の周囲を撮像する。例えば、上部カメラ２１０３で撮影した使用者の情報をもとに、ロボット２１００がスピーカ２１０４から発する音声が選択される。

ロボット２１００は、移動機構２１０８によって移動することが可能である。障害物センサ２１０７によって、ロボット２１００の移動方向の障害物の有無を察知することができる。ロボット２１００は、上部カメラ２１０３、下部カメラ２１０６および障害物センサ２１０７を用いて、周囲の環境を認識し、安全にかつ自立して移動することが可能である。

図２４Ｄに示す飛行体２１２０は、処理装置２１２１、記憶装置２１２２、カメラ２１２３、プロペラ２１２４を有する。処理装置２１２１、記憶装置２１２２等に電子部品７０００が用いられる。カメラ２１２３に電子部品７４００が組み込まれている。

図２４Ｄに示す自動車２１４０は、赤外線レーダー、ミリ波レーダー、レーザーレーダーなど各種センサなどを備える。自動車２１４０は、カメラ２１４１が撮影した画像を解析し、ガードレール２１５０や歩行者の有無など、周囲の状況を判断し、自動運転を行うことができる。カメラ２１４１に電子部品７４００が組み込まれている。また、自動車２１４０の電子回路（例えば、処理装置、記憶装置）に上掲の電子部品７０００が組み込まれている。

＜＜電子部品の回路部＞＞
ここでは、図２５を参照して、上掲の電子部品７０００の回路部の積層構造について説明する。図２５には、一例として、メモリセル２３７（図１６Ａ参照）の断面構造を示す。図２５には、代表的に、トランジスタＭＷ５、容量素子ＣＳ５、トランジスタＭＴ５を示している。トランジスタＭＴ５は、ビット線ＢＬに電気的に接続されている転送トランジスタであり、単結晶シリコンウエハ５５００に作製されている。なお、図２５はＩＣチップの積層構造例を説明するための断面図であり、ＩＣチップを特定の切断線で切った断面図ではない。

トランジスタＭＴ５は層７０３１に設けられ、トランジスタＭＷ５は層７０３２に設けられ、容量素子ＣＳ５は層７０３３に設けられている。層７０３１と層７０３２との間には複数の配線層が設けられている。配線層にワード線ＷＬ等が設けられている。トランジスタＭＷ５の構造は後述するＯＳトランジスタ５００３（図２６Ｂ参照）と同様である。

＜＜ＯＳトランジスタの構成例＞＞
次に、図２６Ａ、図２６Ｂを参照して、ＯＳトランジスタの構成例を説明する。図２６Ａ、図２６Ｂの左側には、ＯＳトランジスタのチャネル長方向の断面構造を示し、右側の図は、ＯＳトランジスタのチャネル幅方向の断面構造を示す。

図２６Ａに示すＯＳトランジスタ５００１は絶縁表面に形成される。ここでは、絶縁層５０２１上に形成されている。ＯＳトランジスタ５００１は、絶縁層５０２８、５０２９で覆われている。ＯＳトランジスタ５００１は、絶縁層５０２２―５０２７、５０３０―５０３２、金属酸化物層５０１１―５０１３、導電層５０５０―５０５４を有する。

図中の絶縁層、金属酸化物層、導電体等は、単層でも積層でもよい。これらの作製には、スパッタリング法、分子線エピタキシー法（ＭＢＥ法）、パルスレーザアブレーション法（ＰＬＡ法）、化学気相堆積法（ＣＶＤ法）、原子層堆積法（ＡＬＤ法）などの各種の成膜方法を用いることができる。ＣＶＤ法には、プラズマＣＶＤ法、熱ＣＶＤ法、有機金属ＣＶＤ法などがある。

金属酸化物層５０１１―５０１３をまとめて酸化物層５０１０と呼ぶ。図２６Ａに示すように、酸化物層５０１０は金属酸化物層５０１１、金属酸化物層５０１２、金属酸化物層５０１３の順に積層している部分を有する。ＯＳトランジスタ５００１がオン状態のとき、チャネルは酸化物層５０１０の金属酸化物層５０１２に主に形成される。

ＯＳトランジスタ５００１のゲート電極は導電層５０５０で構成され、ソース電極またはドレイン電極として機能する一対の電極は、導電層５０５１、５０５２で構成される。導電層５０５０―５０５２はそれぞれバリア層として機能する絶縁層５０３０―５０３２に覆われている。バックゲート電極は導電層５０５３と導電層５０５４との積層で構成される。

ゲート側のゲート絶縁層は絶縁層５０２７で構成され、バックゲート側のゲート絶縁層は、絶縁層５０２４―５０２６の積層で構成される。絶縁層５０２８は層間絶縁層である。絶縁層５０２９はバリア層である。

金属酸化物層５０１３は、金属酸化物層５０１１、５０１２、導電層５０５１、５０５２でなる積層体を覆っている。絶縁層５０２７は金属酸化物層５０１３を覆っている。導電層５０５１、５０５２はそれぞれ、金属酸化物層５０１３、絶縁層５０２７を介して、導電層５０５０と重なる領域を有する。

導電層５０５０―５０５４に用いられる導電材料には、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイド、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属、または上述した金属を成分とする金属窒化物（窒化タンタル、窒化チタン、窒化モリブデン、窒化タングステン）等がある。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を用いることができる。

例えば、導電層５０５０は窒化タンタル、またはタングステン単層である。あるいは、導電層５０５０が２層構造、および３層構造の場合、次のような組み合わせがある。アルミニウム、チタン）、（窒化チタン、チタン）、（窒化チタン、タングステン、（窒化タンタル、タングステン）、（窒化タングステン、タングステン）、（チタン、アルミニウム、チタン）、（窒化チタン、アルミニウム、チタン）、（窒化チタン、アルミニウム、窒化チタン）。先に記載した導電体が絶縁層５０２７側に設けられる。

導電層５０５１と導電層５０５２は同じ層構造をもつ。例えば、導電層５０５１が単層である場合、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金を用いればよい。導電層５０５１が２層構造、および３層構造の場合、次のような組み合わせがある。（チタン、アルミニウム）、（タングステン、アルミニウム）、（タングステン、銅）（銅‐マグネシウム‐アルミニウム合金、銅）、（チタン、銅）、（チタン又は窒化チタン、アルミニウムまたは銅、チタンまたは窒化チタン）、（モリブデンまたは窒化モリブデン、アルミニウムまたは銅、モリブデンまたは窒化モリブデン）などの組み合わせがある。先に記載した導電体が絶縁層５０２７側に設けられる。

例えば、導電層５０５３は、水素に対するバリア性を有する導電層（例えば、窒化タンタル層）とし、導電層５０５４は、導電層５０５３よりも導電率の高い導電層（例えばタングステン層）とすることが好ましい。このような構造であることで、導電層５０５３と導電層５０５４の積層は配線としての機能と、酸化物層５０１０への水素の拡散を抑制する機能とをもつ。

絶縁層５０２１―５０３２に用いられる絶縁材料には、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、窒化シリコン、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、アルミニウムシリケートなどがある。絶縁層５０２１―５０３２はこれらの絶縁材料でなる単層、または積層で構成される。絶縁層５０２１―５０３２を構成する層は、複数の絶縁材料を含んでいてもよい。

本明細書等において、酸化窒化物とは、酸素の含有量が窒素よりも多い化合物であり、窒化酸化物とは、窒素の含有量が酸素よりも多い化合物のことをいう。

ＯＳトランジスタ５００１において、酸素および水素に対してバリア性をもつ絶縁層（以下、バリア層）によって酸化物層５０１０が包み込まれる構造であることが好ましい。このような構造であることで、酸化物層５０１０から酸素が放出されること、酸化物層５０１０への水素の侵入を抑えることができるので、ＯＳトランジスタ５００１の信頼性、電気特性を向上できる。

例えば、絶縁層５０２９をバリア層として機能させ、かつ絶縁層５０２１、５０２２、５０２４の少なくとも１つをバリア層と機能させればよい。バリア層は、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、窒化シリコンなどの材料で形成することができる。酸化物層５０１０と導電層５０５０の間に、バリア層をさらに設けてもよい。もしくは、金属酸化物層５０１３として、酸素および水素に対してバリア性をもつ金属酸化物層を設けてもよい。

絶縁層５０３０は、導電層５０５０の酸化を防ぐバリア層であることが好ましい。絶縁層５０３０が酸素に対してバリア性を有することで、絶縁層５０２８等から離脱した酸素による導電層５０５０の酸化を抑制することができる。例えば、絶縁層５０３０には、酸化アルミニウムなどの金属酸化物を用いることができる。

図２６Ａは、酸化物層５０１０が３層構造の例であるが、これに限定されない。酸化物層５０１０は、例えば、金属酸化物層５０１１または金属酸化物層５０１３のない２層構造とすることができるし、金属酸化物層５０１１―５０１２の何れか１層で構成してもよい。または、酸化物層５０１０を４層以上の金属酸化物層で構成してもよい。

図２６Ｂに示すＯＳトランジスタ５００３は、ＯＳトランジスタ５００１とはゲート電極、酸化物層の構造が異なる。

ＯＳトランジスタ５００３のゲート電極（５０５０）は絶縁層５０３３、５０３４に覆われている。ＯＳトランジスタ５００３は、金属酸化物層５０１１、５０１２とでなる酸化物層５００９を有する。導電層５０５１、５０５２を設ける代わりに、金属酸化物層５０１１に低抵抗領域５０１１ａ、５０１１ｂが、金属酸化物層５０１２に低抵抗領域５０１２ａ、５０１２ｂが設けられている。酸化物層５００９に不純物元素（例えば、水素、窒素）を選択的に添加することで、低抵抗領域５０１１ａ、５０１１ｂ、５０１２ａ、５０１２ｂを形成することができる。

金属酸化物層に不純物元素を添加すると、添加した領域に酸素欠損が形成され、不純物元素が酸素欠損に入り込むことで、キャリア密度が高くなるため、添加領域が低抵抗化される。

＜＜金属酸化物＞＞
ＯＳトランジスタのチャネル形成領域は、ＣＡＣ‐ＯＳ（ｃｌｏｕｄ‐ａｌｉｇｎｅｄ ｃｏｍｐｏｓｉｔｅ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）であることが好ましい。

ＣＡＣ‐ＯＳとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。ＣＡＣ‐ＯＳまたはＣＡＣ‐ｍｅｔａｌ ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（オン／オフさせる機能）をＣＡＣ‐ＯＳに付与することができる。ＣＡＣ‐ＯＳにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。

ＣＡＣ‐ＯＳは、導電性領域、および絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。

また、ＣＡＣ‐ＯＳにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。

また、ＣＡＣ‐ＯＳは異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ‐ＯＳは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ‐ＯＳをトランジスタのチャネル形成領域に用いることで、ＯＳトランジスタに高い電流駆動力、および高い電界効果移動度を与えることができる。

また、結晶性によって金属酸化物半導体を分類すると、単結晶金属酸化物半導体と、それ以外の非単結晶金属酸化物半導体とに分けられる。非単結晶金属酸化物半導体としては、ＣＡＡＣ‐ＯＳ（ｃ‐ａｘｉｓ‐ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶金属酸化物半導体、ｎｃ‐ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質金属酸化物半導体（ａ‐ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ‐ｌｉｋｅ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）などがある。

また、ＯＳトランジスタのチャネル形成領域は、ＣＡＡＣ‐ＯＳ、ｎｃ‐ＯＳなどの結晶部を有する金属酸化物で構成されることが好ましい。

ＣＡＡＣ‐ＯＳは、ｃ軸配向性を有し、かつａ‐ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域との間で格子配列の向きが変化している箇所を指す。

微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において、ｎｃ‐ＯＳは原子配列に周期性を有する。ｎｃ‐ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、分析方法によっては、ｎｃ‐ＯＳはａ‐ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。

ａ‐ｌｉｋｅ ＯＳはｎｃ‐ＯＳと非晶質金属酸化物半導体との間の構造を有する金属酸化物半導体である。ａ‐ｌｉｋｅ ＯＳは鬆または低密度領域を有する。ａ‐ｌｉｋｅ ＯＳはｎｃ‐ＯＳおよびＣＡＡＣ‐ＯＳと比べて、結晶性が低い。

本明細書等において、ＣＡＣは金属酸化物半導体の機能または材料を表し、ＣＡＡＣは金属酸化物半導体の結晶構造を表している。

９Ａ、９Ｂ：曲線、 １０、１１、２０、２１、２２、２３、２４、２５、１７１、１７２：比較回路、 １４、１５、３４：差動対、 １７：電流源、 １８：負荷回路、 ３０、３１、３２、３３、１７２Ａ：差動入力回路、 ３５、４０、４１、４２、４３、４５：出力回路、 ３８、３９：インバータ回路、 １００、１０１：負電圧供給装置、 １１１、１４１：制御回路、 １１２、１１７Ａ、１１７Ｂ、１１７Ｃ、１２３、１４２、１５３：チャージポンプ回路、 １１４：バイアス電圧生成回路、 １２０、１５０：出力電圧調整部、 １２２、１５２：負電圧保持回路、 １２７、１５４：駆動回路、 １２８、１５５、１６１、１６２：監視回路、 １４３：分周回路、 １７１、１７２：比較回路、 １７３：ラッチ回路、 １７５、１７７：選択回路、
２００、２１１、２８０：記憶装置、 ２１０、２６１：負電圧供給装置、 ２１５、２８１：制御回路、 ２２０、２８３：メモリセルアレイ、 ２２１、２８２：周辺回路、 ２２３：行回路、 ２２４：列回路、 ２２５：入出力回路、 ２３０、２３１、２３２、２３３、２３４、２３５、２３６、２３７、２３８、２４０：メモリセル、 、２４１、２４２、２７２：バックアップ回路、 ２５０：マイクロコントローラユニット（ＭＣＵ）、 ２６０：電源管理装置（ＰＭＵ）、 ２６２：バス、 ２６４、２６５：パワースイッチ、 ２６５：パワースイッチ、 ２６７：レベルシフタ（ＬＳ）およびバッファ回路、 ２７０：プロセッサコア、 ２７１：フリップフロップ、 ２７２Ａ、２７３：クロックバッファ回路、 ２７３：スキャンフリップフロップ、 ３３０：ＣＰＵコア、 ３４０：バックアップ回路、
４００：ＦＰＧＡ、 ４０５：負電圧供給装置、 ４１０：ロジックアレイ、 ４１１：入出力部（Ｉ／Ｏ）、 ４１２：クロック生成器、 ４１３：コンフィギュレーション・コントローラ、 ４１４：コンテキスト・コントローラ、 ４１５：行ドライバ、 ４１６：列ドライバ、 ４２１：配線スイッチアレイ（ＲＳＡ）、 ４２２：配線スイッチ（ＲＳ）、 ４２３：スイッチ回路（ＳＷ）、 ４２５：ロジックエレメント（ＬＥ）、 ４２６：コンフィギュレーションメモリ（ＣＦＭ）、 ４２８：メモリセル、 ４４０：撮像装置、 ４４１：負電圧供給装置、 ４４２：制御回路、 ４４３：画素アレイ、 ４４４：周辺回路、 ４４５：行ドライバ、 ４４６：列ドライバ、 ４４８：画素、
２０１０：情報端末、 ２０１１、２０３１、３０１１、３０３１：筐体、 ２０１２、２０３２、２１０５：表示部、 ２０１３、２０３４、２１０１：照度センサ、 ２０１５、２０３５、２１２３、２１４１：カメラ、 ２０１６：操作ボタン、 ２０１７：スタイラスペン、 ２０３０、３０３０：ＰＣ、 ２０３６：キーボード、 ２１００：ロボット、 ２１０２：マイクロフォン、 ２１０３：上部カメラ、 ２１０４：スピーカ、 ２１０６：下部カメラ、 ２１０７：障害物センサ、 ２１０８：移動機構、 ２１１０、２１２１：処理装置、 ２１１１、２１２２：記憶装置、 ２１２０：飛行体、 ２１２１：処理装置、 ２１２４：プロペラ、 ２１４０、２９８０：自動車、 ２１５０：ガードレール、
５００１、５００３：ＯＳトランジスタ、 ５００９、５０１０：酸化物層、 ５０１１、５０１２、５０１３：金属酸化物層、 ５０１１ａ、５０１１ｂ、５０１２ａ、５０１２ｂ：低抵抗領域、 ５０２１、５０２２、５０２４、５０２７、５０２８、５０２９、５０３０、５０３３、５０３４：絶縁層、 ５０５０、５０５１、５０５２、５０５３、５０５４：導電層、 ５５００：単結晶シリコンウエハ、
７４００：電子部品、 ７４１１：パッケージ基板、 ７４２１：レンズカバー、 ７４３５：レンズ、 ７４４０：電子部品、 ７４４１：ランド、 ７４５１：イメージセンサチップ、 ７４６１：電極パッド、 ７４７１：ワイヤ、 ７４９０：ＩＣチップ、
ＢＧＬ、ＢＧＬ１、ＢＧＬ２、ＢＧＬ４、ＢＧＬ５、ＣＸＬ、ＯＧＬ：配線、 ＢＬ、ＢＬＢ：ビット線、 ＣＫ１０、ＣＫ１１、Ｄ１、ＦＮ４０、Ｑ、Ｑｂ、Ｑ１、ＲＴ、ＳＤ、ＳＤ＿ＩＮ、ＳＥ、ＳＮ１、ＳＮ２、ＳＮ３、ＳＮ１１、Ｘ１、Ｘ２、Ｘ５、Ｘ６、Ｘ１１、Ｘ１２、Ｘ１３：ノード、 ＣＤＬ：容量線、 Ｃ１１、Ｃ２１、Ｃ２２、Ｃ２５、Ｃ４０、ＣＳ１、ＣＳ３、ＣＳ５、ＣＳ６、ＣＳ７：容量素子、 ＩＮ２、ＩＮＮ、ＩＮＰ、ＩＮ＿ｃｐ、ＯＢ、ＯＢ１、ＯＢ２、ＯＣＭ、ＯＣＭＢ、ＯＵＴ２、ＯＵＴ＿ｃｐ、ＯＵＴ３：端子、 ＭＩ１、ＭＩ２、ＭＩ３、ＭＩ４、ＭＮ１、ＭＮ５、ＭＮ６、ＭＮ７、ＭＯ１、ＭＯ２、ＭＯ３、ＭＯ５、ＭＯ７、ＭＯ１１、ＭＯ１２、ＭＯ１３、ＭＯ１４、ＭＯ２１、ＭＯ２２、ＭＯ２５、ＭＰ１、ＭＰ２、ＭＰ５、ＭＰ６、ＭＰ７、ＭＲ１、ＭＴ５、ＭＷ１、ＭＷ２、ＭＷ３、ＭＷ５、ＭＷ６、ＭＷ７：トランジスタ、 ＰＬ２、ＰＬ３、Ｖ＿ＶＤＭ、Ｖ＿ＶＳＭ：電源線、 ＲＢＬ：読出しビット線、 ＲＷＬ：読出しワード線、 Ｒｄ１、Ｒｄ２：負荷、 ＳＬ：ソース線、 ＷＢＬ：書込みビット線、 ＷＬ：ワード線、 ＷＷＬ：書込みワード線、

Claims (15)

1. 第１入力端子、第２入力端子、第１出力端子および差動入力回路を有する比較回路であって、
   前記比較回路は、負電圧を基準負電圧と比較し、前記第１出力端子から、比較結果に応じた第１出力電圧を出力し、
   前記第１入力端子には前記負電圧が入力され、
   前記第２入力端子には基準正電圧が入力され、
   前記比較が実行されるように前記基準正電圧が設定され
   前記差動入力回路は第１ｎチャネル型トランジスタおよび第２ｎチャネル型トランジスタでなる差動対を有し、
   前記第１ｎチャネル型トランジスタおよび前記第２ｎチャネル型トランジスタはそれぞれゲートおよびバックゲートを有し、
   前記第１ｎチャネル型トランジスタのゲートまたはバックゲートの一方には第１バイアス電圧が入力され、
   前記第１ｎチャネル型トランジスタのゲートまたはバックゲートの他方には前記第１入力端子が電気的に接続され、
   前記第２ｎチャネル型トランジスタのゲートまたはバックゲートの一方には前記第２入力端子が電気的に接続され、
   前記第２ｎチャネル型トランジスタのゲートまたはバックゲートの他方には第２バイアス電圧が入力されることを特徴とする比較回路。
2. 請求項１において、
   前記第１ｎチャネル型トランジスタのバックゲートには前記第１バイアス電圧が入力され、
   前記第１ｎチャネル型トランジスタのゲートには前記第１負電圧が入力されることを特徴とする比較回路。
3. 請求項１又は２において、
   前記第２ｎチャネル型トランジスタのバックゲートには前記基準正電圧が入力され、
   前記第２ｎチャネル型トランジスタのゲートには前記第２バイアス電圧が入力されることを特徴とする比較回路。
4. 請求項１乃至３の何れか１項において、
   前記第１バイアス電圧は、前記比較回路の高レベル側電源電圧であることを特徴とする比較回路。
5. 請求項１乃至４の何れか１項において、
   前記第２バイアス電圧は、前記比較回路の低レベル側電源電圧であることを特徴とする比較回路。
6. 請求項１乃至５の何れか１項において、
   前記第１ｎチャネル型トランジスタおよび前記第２ｎチャネル型トランジスタのチャネル形成領域は、金属酸化物を有することを特徴とする比較回路。
7. 請求項１乃至６の何れか１項に記載の比較回路は、ダイナミック比較回路であって、
   前記差動入力回路には、前記差動対に電気的に接続されているラッチ回路が設けられていることを特徴とする比較回路。
8. チャージポンプ回路と、
   駆動回路と、
   請求項１乃至７の何れか１項に記載の比較回路を有し、
   前記チャージポンプの出力端子は、前記比較回路の前記第１入力端子に電気的に接続され、
   前記駆動回路は、前記比較回路から前記第１出力電圧が入力され、
   前記駆動回路は、前記第１出力電圧に応じて、前記チャージポンプを駆動するクロック信号を生成することを特徴とする半導体装置。
9. 請求項８において、
   前記チャージポンプ回路の電荷転送パスには、直列に電気的に接続された複数のｎチャネル型トランジスタが設けられ、
   前記複数のトランジスタは、それぞれ、ゲートに電気的に接続されたバックゲートを有し、
   前記複数のトランジスタのチャネル形成領域は、それぞれ、金属酸化物を有する
   ことを特徴とする半導体装置。
10. 第１乃至第Ｎ（Ｎは２以上の整数）電圧出力端子と、
    負電圧生成回路と、
    制御回路と、
    第１乃至第Ｎチャージポンプ回路と、
    第１乃至第Ｎ監視回路と、
    第１乃至第Ｎ駆動回路と、
    を有する半導体装置であって、
    前記制御回路は、前記負電圧生成回路を駆動するための第１クロック信号を生成し、
    前記負電圧生成回路の出力端子は、第１乃至第Ｎチャージポンプ回路の入力端子に電気的に接続され、
    前記第ｊ（ｊは１乃至Ｎの整数）チャージポンプ回路の出力端子は、第ｊ電圧出力端子に電気的に接続され、
    第ｊ監視回路は、比較回路［ｊ］を有し、
    前記比較回路［ｊ］は、請求項１乃至７の何れか１項に記載の比較回路であり、
    前記比較回路［ｊ］の前記第１入力端子は前記第ｊ電圧出力端子に電気的に接続され、
    前記比較回路［ｊ］の前記第１出力端子は第ｊ駆動回路の入力端子に電気的に接続され、
    前記第ｊ駆動回路は、前記第１クロック信号と前記比較回路［ｊ］から出力される前記第１出力電圧とに応じて、第ｊチャージポンプ回路を駆動するための第２クロック信号を生成することを特徴とする半導体装置。
11. 第１乃至第Ｎ（Ｎは２以上の整数）電圧出力端子と、
    負電圧生成回路と、
    制御回路と、
    分周回路と、
    第１乃至第Ｎチャージポンプ回路と、
    第１乃至第Ｎ監視回路と、
    第１乃至第Ｎ駆動回路と、
    を有する半導体装置であって、
    前記制御回路は、前記負電圧生成回路を駆動するための第１クロック信号を生成し、
    前記分周回路は、第１クロック信号を分周して、第２クロック信号を生成し、
    前記負電圧生成回路の出力端子は、第１乃至第Ｎチャージポンプ回路の入力端子に電気的に接続され、
    前記第ｊ（ｊは１乃至Ｎの整数）チャージポンプ回路の出力端子は、第ｊ電圧出力端子に電気的に接続され、
    第ｊ監視回路は、比較回路［ｊ］を有し、
    前記比較回路［ｊ］は、請求項７に記載の比較回路であり、
    前記比較回路［ｊ］の前記第１入力端子は、前記第ｊ電圧出力端子に電気的に接続され、
    前記比較回路［ｊ］の前記第１出力端子は、第ｊ駆動回路の入力端子に電気的に接続され、
    前記第ｊ駆動回路は、前記第２クロック信号と前記比較回路［ｊ］から出力される前記第１出力電圧とに応じて、第ｊチャージポンプ回路を駆動するための第３クロック信号を生成することを特徴とする半導体装置。
12. 請求項１１において、
    前記第ｊ監視回路は、ラッチ回路［ｊ］、および回路［ｊ］を更に有し、
    第ｊラッチ回路は、前記比較回路［ｊ］の前記第１出力端子と前記第ｊ電圧出力端子との間に設けられ、
    前記回路［ｊ］は、前記第ｊラッチ回路の出力に応じて、基準正電圧よりも低い電圧を前記比較回路［ｊ］の第２入力端子に入力することを特徴とする半導体装置。
13. 請求項１１において、
    前記第ｊ監視回路は、選択回路［ｊ］を更に有し、
    前記選択回路［ｊ］は、前記比較回路［ｊ］の前記第１出力端子からの前記第１出力電圧に応じて、低レベル側電源電圧を前記比較回路［ｊ］の前記差動入力回路に入力することを特徴とする半導体装置。
14. チップが内蔵された電子部品であって、
    前記チップには、請求項８乃至１３の何れか１項に記載の半導体装置が設けられている電子部品。
15. 請求項１４に記載の電子部品と、
    表示部、マイク、スピーカ、操作キー、及び筐体の少なくとも一と、
    を有する電子機器。

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