JP2003229746A - オフセット付きコンパレータ回路 - Google Patents
オフセット付きコンパレータ回路Info
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Abstract
(57)【要約】
【課題】 検出電圧値を、基準電圧値にオフセット電圧
値が加算または減算された値とすることが可能なコンパ
レータの提供。 【解決手段】 Ｐ−ｃｈＭＯＳトランジスタ２の基板の
電位は、電圧源１１により独立に制御されており、オフ
セット付きコンパレータ回路の検出電圧値を、電圧源１
１が与える電圧値を設定することで値を変化させること
が可能なオフセット電圧値を基準電圧値に加算又は減算
した値とする。これにより、素子の製造ばらつきなどに
よる検出電圧値への影響を低減できる。
値が加算または減算された値とすることが可能なコンパ
レータの提供。 【解決手段】 Ｐ−ｃｈＭＯＳトランジスタ２の基板の
電位は、電圧源１１により独立に制御されており、オフ
セット付きコンパレータ回路の検出電圧値を、電圧源１
１が与える電圧値を設定することで値を変化させること
が可能なオフセット電圧値を基準電圧値に加算又は減算
した値とする。これにより、素子の製造ばらつきなどに
よる検出電圧値への影響を低減できる。
Description
【０００１】
【発明の属する技術分野】本発明は、電圧が所定値と比
較し比較結果を検出する電圧検出装置および電子装置に
関し、特に、オフセット付きコンパレータ回路に関す
る。
較し比較結果を検出する電圧検出装置および電子装置に
関し、特に、オフセット付きコンパレータ回路に関す
る。
【０００２】
【従来の技術】コンパレータは、図６に示されるような
回路構成が知られていた。端子９は基準電圧を発生させ
る端子と接続する。端子１０は検出すべき任意の端子と
接続する。すなわち端子９には基準電圧が、端子１０に
は入力電圧が与えられる。端子６は出力端子である。端
子７と端子８との間にはコンパレータが動作をするため
に適当な電圧が印加される。電流源５にはコンパレータ
が動作をするために適当な電流が流れる。
回路構成が知られていた。端子９は基準電圧を発生させ
る端子と接続する。端子１０は検出すべき任意の端子と
接続する。すなわち端子９には基準電圧が、端子１０に
は入力電圧が与えられる。端子６は出力端子である。端
子７と端子８との間にはコンパレータが動作をするため
に適当な電圧が印加される。電流源５にはコンパレータ
が動作をするために適当な電流が流れる。
【０００３】N-chMOSトランジスタ３はそのゲートに端
子９が、N-chMOSトランジスタ４はそのゲートに端子１
０が接続されており、N-chMOSトランジスタ３とN-chMOS
トランジスタ４とは(W/L)サイズを等しく有する。端子
７とN-chMOSトランジスタ３との間にはP-chMOSトランジ
スタ1が、端子７とN-chMOSトランジスタ４との間にはP-
chMOSトランジスタ２が接続されており、P-chMOSトラン
ジスタ１とP-chMOSトランジスタ２とは(W/L)サイズを等
しく有する。
子９が、N-chMOSトランジスタ４はそのゲートに端子１
０が接続されており、N-chMOSトランジスタ３とN-chMOS
トランジスタ４とは(W/L)サイズを等しく有する。端子
７とN-chMOSトランジスタ３との間にはP-chMOSトランジ
スタ1が、端子７とN-chMOSトランジスタ４との間にはP-
chMOSトランジスタ２が接続されており、P-chMOSトラン
ジスタ１とP-chMOSトランジスタ２とは(W/L)サイズを等
しく有する。
【０００４】回路構成よりP-chMOSトランジスタ1とP-ch
MOSトランジスタ２はともにゲートとソースの電位を等
しく有しかつ、(W/L)サイズを等しく有するため、入力
電圧値が基準電圧値よりも大きいか小さいかを出力電圧
値が小さい(以下“L”と記載する)か大きい(以下“H”
と記載する)かを判別することで知ることができる。仮
に入力電圧値が基準電圧値よりも大きな値であるとした
場合、出力電圧値は“L”に、また仮に入力電圧値が基
準電圧値よりも小さな値であるとした場合、出力電圧値
は“H”になる。すなわち、このコンパレータの検出電
圧値は基準電圧値と等しくなる。
MOSトランジスタ２はともにゲートとソースの電位を等
しく有しかつ、(W/L)サイズを等しく有するため、入力
電圧値が基準電圧値よりも大きいか小さいかを出力電圧
値が小さい(以下“L”と記載する)か大きい(以下“H”
と記載する)かを判別することで知ることができる。仮
に入力電圧値が基準電圧値よりも大きな値であるとした
場合、出力電圧値は“L”に、また仮に入力電圧値が基
準電圧値よりも小さな値であるとした場合、出力電圧値
は“H”になる。すなわち、このコンパレータの検出電
圧値は基準電圧値と等しくなる。
【０００５】
【発明が解決しようとする課題】一般に、コンパレータ
とは２つの入力を有し、一方の入力に与えられた基準電
圧値ともう一方の入力に与えられた入力電圧値とを比較
する電圧検出装置である。このため検出電圧値を、基準
電圧値に所望のオフセット電圧値を加算または減算した
値とする要求には応じることができないといった問題が
あった。
とは２つの入力を有し、一方の入力に与えられた基準電
圧値ともう一方の入力に与えられた入力電圧値とを比較
する電圧検出装置である。このため検出電圧値を、基準
電圧値に所望のオフセット電圧値を加算または減算した
値とする要求には応じることができないといった問題が
あった。
【０００６】
【課題を解決するための手段】この発明のオフセット付
コンパレータは、少なくとも１つ以上の、ゲートとソー
スの電位を等しく有する少なくとも２つ以上のP-chMOS
トランジスタから成る回路を構成要素として含み、前記
少なくとも１つ以上の、ゲートとソースの電位を等しく
有する少なくとも２つ以上のP-chMOSトランジスタから
なる回路のうち、少なくとも１つ以上のP-chMOSトラン
ジスタの基板の電位はそれぞれ、少なくとも１つ以上の
電圧源により独立に制御され、前記少なくとも１つ以上
の電圧源が与える電圧値を適当な値とする手段を備えて
いる。このような手段を備えることにより、検出電圧値
を基準電圧値に所望のオフセット電圧値が加算または減
算された値とすることができる。例えば、入力電圧とし
て電池電圧が与えられた場合、素子の製造ばらつきなど
による影響で検出電圧値はあるバラツキを有するため、
少なくとも基準電圧値よりも大きな電圧値で検出電圧値
とすることにより、少なくとも基準電圧値よりも大きな
電圧値で電池の寿命とする要求に応えることが困難な状
況においても、所望のオフセット電圧値を発生させるこ
とで素子の製造ばらつきなどによる影響を無くすことが
でき、少なくとも基準電圧値よりも大きな電圧値で電池
の寿命とする要求に応えることが可能である。
コンパレータは、少なくとも１つ以上の、ゲートとソー
スの電位を等しく有する少なくとも２つ以上のP-chMOS
トランジスタから成る回路を構成要素として含み、前記
少なくとも１つ以上の、ゲートとソースの電位を等しく
有する少なくとも２つ以上のP-chMOSトランジスタから
なる回路のうち、少なくとも１つ以上のP-chMOSトラン
ジスタの基板の電位はそれぞれ、少なくとも１つ以上の
電圧源により独立に制御され、前記少なくとも１つ以上
の電圧源が与える電圧値を適当な値とする手段を備えて
いる。このような手段を備えることにより、検出電圧値
を基準電圧値に所望のオフセット電圧値が加算または減
算された値とすることができる。例えば、入力電圧とし
て電池電圧が与えられた場合、素子の製造ばらつきなど
による影響で検出電圧値はあるバラツキを有するため、
少なくとも基準電圧値よりも大きな電圧値で検出電圧値
とすることにより、少なくとも基準電圧値よりも大きな
電圧値で電池の寿命とする要求に応えることが困難な状
況においても、所望のオフセット電圧値を発生させるこ
とで素子の製造ばらつきなどによる影響を無くすことが
でき、少なくとも基準電圧値よりも大きな電圧値で電池
の寿命とする要求に応えることが可能である。
【０００７】
【発明の実施の形態】本発明の実施の形態は、ゲートと
ソースの電位を等しく有する２つ以上の同一導電型のチ
ャネルを有するMOSトランジスタから成る回路を有する
オフセット付きコンパレータ回路において、MOSトラン
ジスタの基板の電位は、それぞれ電圧源により独立に制
御さている。これにより、検出電圧値が、前記電圧源が
与える電圧値を設定することで値を変化させることが可
能なオフセット電圧値を基準電圧値に加算又は減算され
た値とするものである。
ソースの電位を等しく有する２つ以上の同一導電型のチ
ャネルを有するMOSトランジスタから成る回路を有する
オフセット付きコンパレータ回路において、MOSトラン
ジスタの基板の電位は、それぞれ電圧源により独立に制
御さている。これにより、検出電圧値が、前記電圧源が
与える電圧値を設定することで値を変化させることが可
能なオフセット電圧値を基準電圧値に加算又は減算され
た値とするものである。
【０００８】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は本発明の第1の実施例を示すオフセット付
コンパレータの回路構成図である。図１と図６との相違
はP-chMOSトランジスタ２の基板の電位が電圧源１1によ
り制御されるところにある。基本的な電圧検出動作は従
来と同様である。
する。図１は本発明の第1の実施例を示すオフセット付
コンパレータの回路構成図である。図１と図６との相違
はP-chMOSトランジスタ２の基板の電位が電圧源１1によ
り制御されるところにある。基本的な電圧検出動作は従
来と同様である。
【０００９】電圧源１１がP-chMOSトランジスタ２の基
板の電位を、P-chMOSトランジスタ２の基板とソースま
たはドレイン間の寄生PN接合がONしない条件にて制御す
ることで、P-chMOSトランジスタ２のしきい値電圧を制
御することができ、P-chMOSトランジスタ１とP-chMOSト
ランジスタ２が異なるしきい値電圧となる状態をつくる
ことができる。このため、仮に電圧源１1がP-c hMOSト
ランジスタ２の基板の電位を端子７の電位よりも高く与
える場合、検出電圧値は基準電圧値より低くなる。すな
わち、検出電圧値は基準電圧値よりもオフセット電圧値
だけ低くなるといえる。このオフセット電圧値は、P-ch
MOSトランジスタ２のしきい値電圧により変化するの
で、電圧源１1の与える電圧値を変化させることで制御
できる。
板の電位を、P-chMOSトランジスタ２の基板とソースま
たはドレイン間の寄生PN接合がONしない条件にて制御す
ることで、P-chMOSトランジスタ２のしきい値電圧を制
御することができ、P-chMOSトランジスタ１とP-chMOSト
ランジスタ２が異なるしきい値電圧となる状態をつくる
ことができる。このため、仮に電圧源１1がP-c hMOSト
ランジスタ２の基板の電位を端子７の電位よりも高く与
える場合、検出電圧値は基準電圧値より低くなる。すな
わち、検出電圧値は基準電圧値よりもオフセット電圧値
だけ低くなるといえる。このオフセット電圧値は、P-ch
MOSトランジスタ２のしきい値電圧により変化するの
で、電圧源１1の与える電圧値を変化させることで制御
できる。
【００１０】ここで、素子の製造ばらつきなどによる影
響で検出電圧値はあるバラツキを有するため、少なくと
も基準電圧値よりも小さな電圧値が入力電圧値として与
えられた状態を検出する要求に応えることが困難な状況
においても、所望のオフセット電圧値を発生させること
で素子の製造ばらつきなどによる影響を無くすことがで
き、少なくとも基準電圧値よりも小さな電圧値が入力電
圧値として与えられた状態を検出する要求に応えること
が可能である。
響で検出電圧値はあるバラツキを有するため、少なくと
も基準電圧値よりも小さな電圧値が入力電圧値として与
えられた状態を検出する要求に応えることが困難な状況
においても、所望のオフセット電圧値を発生させること
で素子の製造ばらつきなどによる影響を無くすことがで
き、少なくとも基準電圧値よりも小さな電圧値が入力電
圧値として与えられた状態を検出する要求に応えること
が可能である。
【００１１】又、図１では、電圧源１１がP-chMOSトラ
ンジスタ２の基板に接続されているが、図２に示すよう
に、電圧源１２をP-chMOSトランジスタ１の基板に接続
する構成をとることでオフセット電圧を発生させること
も可能である。この場合、仮に電圧源１２がP-chMOSト
ランジスタ１の基板の電位を端子７の電位よりも高く与
える場合、検出電圧値は基準電圧値より高くなる。すな
わち、検出電圧値は基準電圧値よりもオフセット電圧値
だけ高くなるといえる。このオフセット電圧値は、P-ch
MOSトランジスタ１のしきい値電圧により変化するの
で、電圧源１２の与える電圧値を変化させることで制御
できる。
ンジスタ２の基板に接続されているが、図２に示すよう
に、電圧源１２をP-chMOSトランジスタ１の基板に接続
する構成をとることでオフセット電圧を発生させること
も可能である。この場合、仮に電圧源１２がP-chMOSト
ランジスタ１の基板の電位を端子７の電位よりも高く与
える場合、検出電圧値は基準電圧値より高くなる。すな
わち、検出電圧値は基準電圧値よりもオフセット電圧値
だけ高くなるといえる。このオフセット電圧値は、P-ch
MOSトランジスタ１のしきい値電圧により変化するの
で、電圧源１２の与える電圧値を変化させることで制御
できる。
【００１２】ここで、素子の製造ばらつきなどによる影
響で検出電圧値はあるバラツキを有するため、少なくと
も基準電圧値よりも大きな電圧値が入力電圧値として与
えられた状態を検出する要求に応えることが困難な状況
においても、所望のオフセット電圧値を発生させること
で素子の製造ばらつきなどによる影響を無くすことがで
き、少なくとも基準電圧値よりも大きな電圧値が入力電
圧値として与えられた状態を検出する要求に応えること
が可能である。
響で検出電圧値はあるバラツキを有するため、少なくと
も基準電圧値よりも大きな電圧値が入力電圧値として与
えられた状態を検出する要求に応えることが困難な状況
においても、所望のオフセット電圧値を発生させること
で素子の製造ばらつきなどによる影響を無くすことがで
き、少なくとも基準電圧値よりも大きな電圧値が入力電
圧値として与えられた状態を検出する要求に応えること
が可能である。
【００１３】又、図１では、電圧源１１がP-chMOSトラ
ンジスタ２の基板に接続されており、図２では電圧源１
２がP-chMOSトランジスタ１の基板に接続されている
が、図３に示すように、電圧源１１をP-chMOSトランジ
スタ２の基板に接続しかつ、電圧源１２をP-chMOSトラ
ンジスタ１の基板に接続する構成をとることでオフセッ
ト電圧値を制御することができるのは明らかである。
ンジスタ２の基板に接続されており、図２では電圧源１
２がP-chMOSトランジスタ１の基板に接続されている
が、図３に示すように、電圧源１１をP-chMOSトランジ
スタ２の基板に接続しかつ、電圧源１２をP-chMOSトラ
ンジスタ１の基板に接続する構成をとることでオフセッ
ト電圧値を制御することができるのは明らかである。
【００１４】尚、図１ではP-chMOSトランジスタ１、P-c
hMOSトランジスタ２がそれぞれ１つのトランジスタとし
て説明しているが、図４に示すように、レイアウト面積
効率化の目的で、Lの長さがそれぞれ半分のP-chMOSトラ
ンジスタを２つ直列に接続しても同様の効果が得られる
ことは明らかである。
hMOSトランジスタ２がそれぞれ１つのトランジスタとし
て説明しているが、図４に示すように、レイアウト面積
効率化の目的で、Lの長さがそれぞれ半分のP-chMOSトラ
ンジスタを２つ直列に接続しても同様の効果が得られる
ことは明らかである。
【００１５】尚、図１における電圧源１1の与える電圧
値を、端子６における出力電圧値が“L”であるときに
は検出電圧値が基準電圧値と同値に、“H”であるとき
には検出電圧値が基準電圧値より低くなるように制御す
ることでコンパレータにヒステリシスの機能を付加させ
ることができる。
値を、端子６における出力電圧値が“L”であるときに
は検出電圧値が基準電圧値と同値に、“H”であるとき
には検出電圧値が基準電圧値より低くなるように制御す
ることでコンパレータにヒステリシスの機能を付加させ
ることができる。
【００１６】図５は、本発明の第２の実施例を示すオフ
セット付コンパレータの回路構成図である。図１と図５
との相違はP-chMOSトランジスタ１と(W/L)サイズを等し
く有するP-chMOSトランジスタ１７、P-chMOSトランジス
タ２と(W/L)サイズを等しく有するP-chMOSトランジスタ
１８、互いに他と(W/L)サイズを等しく有するN-chMOSト
ランジスタ１９とN-chMOSトランジスタ２０が追加さ
れ、配線が変更されているところにある。
セット付コンパレータの回路構成図である。図１と図５
との相違はP-chMOSトランジスタ１と(W/L)サイズを等し
く有するP-chMOSトランジスタ１７、P-chMOSトランジス
タ２と(W/L)サイズを等しく有するP-chMOSトランジスタ
１８、互いに他と(W/L)サイズを等しく有するN-chMOSト
ランジスタ１９とN-chMOSトランジスタ２０が追加さ
れ、配線が変更されているところにある。
【００１７】仮に、電圧源１１がN-c hMOSトランジスタ
１９の基板の電位を端子８の電位と等しく与えるとした
場合、P-chMOSトランジスタ２とP-chMOSトランジスタ１
８はカレントミラー回路を構成しているので、P-chMOS
トランジスタ１とP-chMOSトランジスタ２のドレイン電
流の大小関係が端子６における電圧値が“H”か“L”か
を決める。仮に、P-chMOSトランジスタ１に流れるドレ
イン電流値が、P-chMOSトランジスタ２に流れるドレイ
ン電流値よりも大きな値であるとき、P-chMOSトランジ
スタ１７とN-chMOSトランジスタ２０は、端子６におけ
る電圧値を“H”と決める。また仮に、P-chMOSトランジ
スタ１に流れるドレイン電流値が、P-chMOSトランジス
タ２に流れるドレイン電流値よりも小さな値であると
き、P-chMOSトランジスタ１７とN-chMOSトランジスタ２
０は、端子６における電圧値を“L”と決める。一方、P
-chMOSトランジスタ１とP-chMOSトランジスタ２のドレ
イン電流の大小関係はN-chMOSトランジスタ９とN-chMOS
トランジスタ１０とのゲートとソース間の電位差の大小
関係により決められる。すなわち、入力電圧が基準電圧
に対して大きいときには端子６における電圧値は“L”
に、小さいときには“H”になる。電圧源１１がN-chMOS
トランジスタ１９の基板の電位を端子８の電位と等しく
与えるとした場合、検出電圧値は基準電圧値と等しくな
る。
１９の基板の電位を端子８の電位と等しく与えるとした
場合、P-chMOSトランジスタ２とP-chMOSトランジスタ１
８はカレントミラー回路を構成しているので、P-chMOS
トランジスタ１とP-chMOSトランジスタ２のドレイン電
流の大小関係が端子６における電圧値が“H”か“L”か
を決める。仮に、P-chMOSトランジスタ１に流れるドレ
イン電流値が、P-chMOSトランジスタ２に流れるドレイ
ン電流値よりも大きな値であるとき、P-chMOSトランジ
スタ１７とN-chMOSトランジスタ２０は、端子６におけ
る電圧値を“H”と決める。また仮に、P-chMOSトランジ
スタ１に流れるドレイン電流値が、P-chMOSトランジス
タ２に流れるドレイン電流値よりも小さな値であると
き、P-chMOSトランジスタ１７とN-chMOSトランジスタ２
０は、端子６における電圧値を“L”と決める。一方、P
-chMOSトランジスタ１とP-chMOSトランジスタ２のドレ
イン電流の大小関係はN-chMOSトランジスタ９とN-chMOS
トランジスタ１０とのゲートとソース間の電位差の大小
関係により決められる。すなわち、入力電圧が基準電圧
に対して大きいときには端子６における電圧値は“L”
に、小さいときには“H”になる。電圧源１１がN-chMOS
トランジスタ１９の基板の電位を端子８の電位と等しく
与えるとした場合、検出電圧値は基準電圧値と等しくな
る。
【００１８】又、仮に電圧源１１がN-chMOSトランジス
タ１９の基板の電位をN-chMOSトランジスタ１９の基板
とソースまたはドレイン間の寄生PN接合をONしない条件
にて制御するとした場合、N-chMOSトランジスタ１９の
しきい値電圧を制御することができ、N-chMOSトランジ
スタ１９とN-chMOSトランジスタ２０が異なるしきい値
電圧となる状態をつくることができる。このため、仮に
電圧源１１がN-chMOSトランジスタ１９の基板の電位を
端子８の電位よりも低く与える場合、出力が反転すると
きP-chMOSトランジスタ２よりもP-chMOSトランジスタ１
のドレイン電流の方が大きな値を示していることにな
る。つまり検出電圧値は基準電圧値よりもオフセット電
圧値だけ低くなるといえる。このオフセット電圧値はN-
chMOSトランジスタ１９のしきい値電圧により変化する
ので、電圧源１１の与える電圧値を変化させることで制
御できる。
タ１９の基板の電位をN-chMOSトランジスタ１９の基板
とソースまたはドレイン間の寄生PN接合をONしない条件
にて制御するとした場合、N-chMOSトランジスタ１９の
しきい値電圧を制御することができ、N-chMOSトランジ
スタ１９とN-chMOSトランジスタ２０が異なるしきい値
電圧となる状態をつくることができる。このため、仮に
電圧源１１がN-chMOSトランジスタ１９の基板の電位を
端子８の電位よりも低く与える場合、出力が反転すると
きP-chMOSトランジスタ２よりもP-chMOSトランジスタ１
のドレイン電流の方が大きな値を示していることにな
る。つまり検出電圧値は基準電圧値よりもオフセット電
圧値だけ低くなるといえる。このオフセット電圧値はN-
chMOSトランジスタ１９のしきい値電圧により変化する
ので、電圧源１１の与える電圧値を変化させることで制
御できる。
【００１９】
【発明の効果】以上、説明したように本発明のオフセッ
ト付コンパレータによれば、少なくとも１つ以上の、ゲ
ートとソースの電位を等しく有する少なくとも２つ以上
のP-chMOSトランジスタから成る回路を構成要素として
含み、前記少なくとも１つ以上の、ゲートとソースの電
位を等しく有する少なくとも２つ以上のP-chMOSトラン
ジスタからなる回路のうち、少なくとも１つ以上のP-ch
MOSトランジスタの基板の電位はそれぞれ、少なくとも
１つ以上の電圧源により独立に制御され、前記少なくと
も１つ以上の電圧源が与える電圧値を適当な値とする手
段を備えることにより、検出電圧値を基準電圧値に所望
のオフセット電圧値が加算または減算された値とする要
求に応じることが可能である。
ト付コンパレータによれば、少なくとも１つ以上の、ゲ
ートとソースの電位を等しく有する少なくとも２つ以上
のP-chMOSトランジスタから成る回路を構成要素として
含み、前記少なくとも１つ以上の、ゲートとソースの電
位を等しく有する少なくとも２つ以上のP-chMOSトラン
ジスタからなる回路のうち、少なくとも１つ以上のP-ch
MOSトランジスタの基板の電位はそれぞれ、少なくとも
１つ以上の電圧源により独立に制御され、前記少なくと
も１つ以上の電圧源が与える電圧値を適当な値とする手
段を備えることにより、検出電圧値を基準電圧値に所望
のオフセット電圧値が加算または減算された値とする要
求に応じることが可能である。
【図１】本発明の第1の実施例を示すオフセット付コン
パレータの回路構成図
パレータの回路構成図
【図２】本発明の第１の実施例の変形例を示すオフセッ
ト付コンパレータの回路構成図
ト付コンパレータの回路構成図
【図３】本発明の第１の実施例の変形例を示すオフセッ
ト付コンパレータの回路構成図
ト付コンパレータの回路構成図
【図４】本発明の第１の実施例の変形例を示すオフセッ
ト付コンパレータの回路構成図
ト付コンパレータの回路構成図
【図５】本発明の第２の実施例を示すオフセット付コン
パレータの回路構成図
パレータの回路構成図
【図６】従来のコンパレータの回路構成図
１、２、１３、１４、１５、１６、１７、１８ P-chMO
Sトランジスタ ３、４、１９、２０ N-chMOSトランジスタ ５ 電流源 ６、７、８、９、１０ 端子 １１、１２ 電圧源
Sトランジスタ ３、４、１９、２０ N-chMOSトランジスタ ５ 電流源 ６、７、８、９、１０ 端子 １１、１２ 電圧源
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Ｆターム(参考） 5J039 DA09 DB01 DC02 KK16 KK18
MM00 NN06
5J066 AA01 AA12 CA13 CA15 FA10
HA10 HA16 HA17 KA05 KA09
KA11 ND01 ND14 ND22 ND23
PD01
5J091 AA01 AA12 CA13 CA15 FA10
HA10 HA16 HA17 KA05 KA09
KA11
5J500 AA01 AA12 AC13 AC15 AF10
AH10 AH16 AH17 AK05 AK09
AK11 DN01 DN14 DN22 DN23
DP01
Claims (2)
- 【請求項１】 ゲートとソースの電位を等しく有する２
つ以上の同一導電型のチャネルを有するMOSトランジス
タから成る回路を有するオフセット付きコンパレータ回
路において、 少なくとも１つの前記MOSトランジスタの基板の電位
は、それぞれ電圧源により独立に制御され、 前記オフセット付きコンパレータ回路の検出電圧値を、
前記電圧源が与える電圧値を設定することで値を変化さ
せることが可能なオフセット電圧値を基準電圧値に加算
又は減算した値とすることを特徴とするオフセット付き
コンパレータ回路。 - 【請求項２】 前記電圧源が与える電圧値が外部信号に
より電気的に可変であることを特徴とする請求項１に記
載のオフセット付きコンパレータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002029344A JP2003229746A (ja) | 2002-02-06 | 2002-02-06 | オフセット付きコンパレータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002029344A JP2003229746A (ja) | 2002-02-06 | 2002-02-06 | オフセット付きコンパレータ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003229746A true JP2003229746A (ja) | 2003-08-15 |
Family
ID=27750119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002029344A Pending JP2003229746A (ja) | 2002-02-06 | 2002-02-06 | オフセット付きコンパレータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003229746A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011151452A (ja) * | 2010-01-19 | 2011-08-04 | Fujitsu Ltd | 半導体装置及びオフセット補正方法 |
| CN111446949A (zh) * | 2019-01-16 | 2020-07-24 | 中芯国际集成电路制造(上海)有限公司 | 上电复位电路和集成电路 |
| JP7383762B2 (ja) | 2017-05-31 | 2023-11-20 | 株式会社半導体エネルギー研究所 | 比較回路 |
-
2002
- 2002-02-06 JP JP2002029344A patent/JP2003229746A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011151452A (ja) * | 2010-01-19 | 2011-08-04 | Fujitsu Ltd | 半導体装置及びオフセット補正方法 |
| JP7383762B2 (ja) | 2017-05-31 | 2023-11-20 | 株式会社半導体エネルギー研究所 | 比較回路 |
| CN111446949A (zh) * | 2019-01-16 | 2020-07-24 | 中芯国际集成电路制造(上海)有限公司 | 上电复位电路和集成电路 |
| CN111446949B (zh) * | 2019-01-16 | 2024-03-01 | 中芯国际集成电路制造(上海)有限公司 | 上电复位电路和集成电路 |
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