JP7383762B2 - 比較回路 - Google Patents
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Description
本発明の一形態は、半導体装置、その動作方法、その使用方法、およびその作製方法等に
関する。なお、本発明の一形態は、例示した技術分野に限定されるものではない。
電流を低減するため、nチャネル型MOSトランジスタの基板バイアス電圧は負電圧であ
り、pチャネル型MOSトランジスタの基板バイアス電圧は正電圧である(例えば、特許
文献1)。フラッシュメモリでは、動作に応じて、負電圧が用いられている(例えば、特
許文献2)。
、負電圧を高精度に生成するための技術が開示されている。特許文献2および3では、チ
ャージポンプ回路から出力される負電圧を正電圧に変換し、この正電圧と正の基準電圧と
の差異を比較回路によって検出し、検出結果に基づいて、チャージポンプ回路の動作を制
御している。
正電圧、負電圧が定義される。
スタ」、または「OSトランジスタ」と呼ぶ場合がある。)が知られている。OSトラン
ジスタとSiトランジスタとのハイブリッドCMOSプロセスによって、様々な半導体装
置が作製されている(例えば、非特許文献1)。非特許文献1が示すように、OSトラン
ジスタはSiトランジスタに積層して設けることが可能である。
御が可能である。他方、OSトランジスタの閾値電圧の制御については、高い信頼性の製
造技術は確立されていない。そこで、OSトランジスタに、第1ゲート電極(ゲート、ま
たはフロントゲートともいう。)、および第2ゲート電極(バックゲートともいう。)を
設け、第2ゲート電極の電圧を制御することで、OSトランジスタの閾値電圧を制御して
いる(例えば、特許文献4参照)。OSトランジスタはnチャネル型トランジスタである
ため、第2ゲート電極に負電圧を入力することで、閾値電圧はプラス側にシフトする。
、高精度な負電圧の生成を可能にすること、消費電力を低減すること等である。
は互いの課題の存在を妨げるものではない。列記した以外の課題は本明細書等の記載から
自ずと明らかになり、これらの課題も本発明の一形態の課題となり得る。
路を有する比較回路である。比較回路は、負電圧を基準負電圧と比較し、第1出力端子か
ら、比較結果に応じた第1出力電圧を出力する。第1入力端子には負電圧が入力され、第
2入力端子には基準正電圧が入力され、比較が実行されるように基準正電圧が設定され、
差動入力回路は第1nチャネル型トランジスタおよび第2nチャネル型トランジスタでな
る差動対を有し、第1nチャネル型トランジスタおよび第2nチャネル型トランジスタは
それぞれゲートおよびバックゲートを有し、第1nチャネル型トランジスタのゲートには
第1バイアス電圧が入力され、第1nチャネル型トランジスタのバックゲートには第1入
力端子が電気的に接続され、第2nチャネル型トランジスタのゲートには第2入力端子が
電気的に接続され、第2nチャネル型トランジスタのバックゲートには第2バイアス電圧
が入力される。
型トランジスタのチャネル形成領域は、金属酸化物を有する。
、差動入力回路には、差動対に電気的に接続されているラッチ回路を有する。
乃至(3)の何れか1項に係る比較回路を有する半導体装置であって、降圧型チャージポ
ンプの出力端子は、比較回路の第1入力端子に電気的に接続され、駆動回路には、比較回
路から第1出力電圧が入力され、駆動回路は、第1出力電圧に応じて、降圧型チャージポ
ンプを駆動するクロック信号を生成する。
、高精度な負電圧の生成を可能にすること、消費電力を低減すること等が可能になる。
記載は、他の効果の存在を妨げるものではない。また、本発明の一形態について、上記以
外の課題、効果、および新規な特徴については、本明細書の記載および図面から自ずと明
らかになるものである。
定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々
に変更し得ることは、当業者であれば容易に理解される。したがって、本発明の一形態は
、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
の形態の中に、複数の構成例(作製方法例、動作方法例、使用方法例等も含む。)が示さ
れる場合は、互いの構成例を適宜組み合わせること、および他の実施の形態あに記載され
た1または複数の構成例と適宜組み合わせることも可能である。
避けるために付す場合があり、その場合は数的に限定するものではなく、また順序を限定
するものでもない。
は同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略
する場合がある。
は、“_1”、“_2”、“[n]”、“[m,n]”等の識別用符号を、符号に付記し
て記載する場合がある。
する場合がある。これは、他の構成要素(例えば、信号、電圧、回路、素子、電極、配線
等)についても同様である。
合がある。よって、必ずしもそのスケールに限定されない。図面は、理想的な例を模式的
に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる
信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若し
くは電流のばらつきなどを含むことが可能である。
を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位
置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説
明した語句に限定されず、状況に応じて適切に言い換えることができる。
ートは、トランジスタの導通状態を制御する制御端子として機能する端子である。ソース
またはドレインとして機能する2つの入出力端子は、トランジスタの型及び各端子に与え
られる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明
細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとす
る。また、本明細書等では、ゲート以外の2つの端子を第1端子、第2端子と呼ぶ場合が
ある。
不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換える
ことが可能である。
たは、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用
語を「導電膜」という用語に変更することが可能な場合がある。例えば、「絶縁膜」とい
う用語を、「絶縁層」という用語に変更することが可能な場合がある。
(トランジスタ、ダイオード等)を含む回路、同回路を有する装置等をいう。また、半導
体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備え
たチップは、半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置
及び電子機器等は、それ自体が半導体装置である場合があり、又は半導体装置を有してい
る場合がある。
本実施の形態では、比較対象とする負電圧を直接入力できる比較回路、およびこれを備
える半導体装置について説明する。
ここでは、差動増幅回路を用いた比較回路の構成例について説明する。
、OCMを有する。端子INNは反転入力端子であり、端子INPは非反転入力端子であ
り、端子OCMは出力端子である。
電源電圧である。電圧Vssaは低レベル側電源電圧であり、例えば、0V(GND:接
地電圧)とすればよい。
電圧Vcmpを端子OCMから出力する機能をもつ。負電圧Vninは端子INPに入力
される。端子INNには、基準負電圧Vnrefは入力されず、代わって、基準正電圧V
prefが入力される。基準正電圧Vprefは、基準負電圧Vnrefを正電圧に変換
したものに相当する。比較回路10が上掲の比較を実行できるように、基準正電圧Vpr
efの大きさが設定されている。
り、差動対14、電流源17、負荷回路18を有する。
、MO12は、バックゲートを有するOSトランジスタである。トランジスタMO11に
おいて、バックゲートは端子INPに電気的に接続され、ゲートには電圧Vddaが入力
される。トランジスタMO12において、ゲートは端子INNに電気的に接続され、バッ
クゲートには電圧Vssaが入力される。
ノードX11、X12と呼び、トランジスタMO11とトランジスタMO12との接続ノ
ードをノードX13と呼ぶ。電流源17は、ノードX13に電流Issを供給する。負荷
回路18は、ノードX11、X12にそれぞれ負荷Rd1、Rd2を与える。
ンジスタは、OSトランジスタであるとする。pチャネル型トランジスタ、およびバック
ゲートの無いnチャネル型トランジスタは、それぞれSiトランジスタであるとする。
mo1)とトランジスタMO12のドレイン電流(Imo2)との差分で決定される。図
1Bの例では、端子OCMをノードX12に電気的に接続しているので、Imo1がIm
o2よりも大きい場合、電圧Vcmpは高レベル(“H”)になり、Imo1がImo2
よりも小さい場合、電圧Vcmpが低レベル(“L”)になる。
差動対14を流れる電流Imo1と電流Imo2の差分は、端子INPと端子INN間
の電圧差に換算できる。よって、電圧差に基づき基準正電圧Vprefを設定することが
できる。具体的には、端子INPの電圧がVnrefであり、トランジスタMO11のゲ
ート電圧がVddaであり、かつトランジスタMO12のバックゲート電圧がVssaで
ある場合に、Imo1とImo2との差分が0アンペアになるときの端子INPと端子I
NNの電圧差を見積もる。見積もられた電圧差から基準正電圧Vprefの値を設定する
ことができる。
い場合、端子OCMは“H”の電圧Vcmpを出力し、VninがVnrefよりも小さ
い場合、端子OCMは“L”の電圧Vcmpを出力する。
11のId‐Vg(ドレイン電流‐ゲート電圧)特性を模式的に示した図である。曲線9
Aは、VninがVnrefよりも大きいときのId‐Vg曲線であり、曲線9Bは、V
ninがVnrefよりも小さいときのId‐Vg曲線である。
”である。
。つまり、負電圧Vninが低下することで、電流Imo1は小さくなる。Vnin<V
nrefの場合はImo1<Imo2となるため、電圧Vcmpは“L”である。
ssaが差動対14のバイアス電圧として用いられているが、バイアス電圧はこの例に限
定されない。差動対14のバイアス電圧に電圧Vdda、Vssaを用いることで、比較
回路10で使用される電圧の種類を抑えることができる。
、ゲートに電圧Vssaなどのバイアス電圧を入力してもよい。
ランジスタMO13、MO14で構成されている。端子INNはトランジスタMO13の
ゲートに電気的に接続され、端子INPはトランジスタMO14のゲートに電気的に接続
されている。トランジスタMO13のバックゲートには、バイアス電圧(ここでは、Vd
da)が入力される。トランジスタMO14のバックゲートには、バイアス電圧(ここで
は、Vssa)が入力される。
にバイアス電圧(例えば、Vssaなど)を入力してもよい。
とが可能である。負の基準電圧を正の基準電圧に置き換えることで、比較回路10の入力
電圧は、比較対象の負電圧(Vnin)以外は、0Vまたは正電圧であるため、比較回路
10の動作を安定化できる。比較回路11についても同様である。
次に、比較回路の幾つかの具体的な回路構成例を示す。
回路40を有する。
タMN1、MP1、MP2を有する。
されている。ここでは、トランジスタMO1とトランジスタMP1との接続ノードをノー
ドX1と呼び、トランジスタMO2とトランジスタMP2との接続ノードをノードX2と
呼ぶ。
、トランジスタMO2のゲートに電気的に接続されている。トランジスタMO1のゲート
には電圧Vddaが入力され、トランジスタMO2のバックゲートには電圧Vssaが入
力される。
が入力される。電圧Vb1は正電圧である。
ー回路が負荷回路を構成する。ダイオード接続されたトランジスタMP1およびトランジ
スタMP2で、負荷回路を構成してもよいし、トランジスタMP1、MP2に代えて、2
個の抵抗素子を設けてもよい。
MOSインバータ回路が設けられている。CMOSインバータ回路はSiトランジスタで
構成されている。
MOSインバータ回路で構成されており、CMOSインバータ回路の入力ノードがノード
X1に電気的に接続されている。
42は、2段のソースフォロア回路で構成されている。図4Bに示す比較回路23は、比
較回路22の変形例である。比較回路23の出力回路43は1段のソースフォロア回路で
構成され、ソースフォロア回路の入力ノードは、ノードX1に電気的に接続されている。
る。差動入力回路31は差動入力回路30の変形例であり、トランジスタMN1に代えて
、トランジスタMO3が設けられている。トランジスタMO3において、ゲートには電圧
Vb1が入力され、バックゲートはゲートに電気的に接続されている。なお、トランジス
タMO3において、バックゲートにバイアス電圧(例えば、電圧Vssa)を入力しても
よいし、バックゲートとドレインとを電気的に接続してもよい。
出力し、Vnin<Vnrefのとき、“L”の電圧Vcmpを出力する。出力回路の回
路構成等に応じて、VninとVnrefの大小関係と、電圧Vcmpの電圧レベルとの
関係は適宜変更される。
トランジスタMO1のバックゲートにバイアス電圧(例えば、Vdda)を入力してもよ
い。また、トランジスタMO2のバックゲートに端子INNを電気的に接続し、トランジ
スタMO2のゲートにバイアス電圧(例えば、Vssa)を入力してもよい。比較回路2
1―24についても同様である。
図5を参照して、ダイナミック比較回路の構成例を説明する。図5に示す比較回路25
は、差動入力回路32、出力回路45、端子INN、INP、OCM、OCMBを有する
。比較回路25には、電圧Vdda、Vssa、クロック信号CLK(以下、信号CLK
と呼ぶ。)が入力される。
MBから比較結果に応じた電圧Vcmp、VcmpBを出力する。端子INNには負電圧
Vninが入力され、端子INPには基準正電圧Vprefが入力される。基準正電圧V
prefの設定方法は上掲の比較回路10と同様である。
電流を表す。
り、使用される電圧は0V以下にできる。
、MP6、MP7、MP8を有する。
、MO6で構成される。トランジスタMN7は電流源を構成する。トランジスタMN7の
ゲートには信号CLKが入力される。
び、トランジスタMN6とトランジスタMP6との接続ノードをノードX6と呼ぶ。トラ
ンジスタMN5、MP5、MN6、MP6によってラッチ回路が構成される。ラッチ回路
は、電流Imo5、Imo6の大小関係に基づき、ノードX5、X6の電圧レベルを設定
する。
P8のオンオフは信号CLKによって制御される。トランジスタMP7、MP8がオンで
ある場合、ノードX5、X6の電圧はVdda(“H”)に固定される。
端子は、それぞれ、ノードX5、X6に電気的に接続され、インバータ回路38、39の
出力端子は、それぞれ、端子OCM、OCMBに電気的に接続されている。
MP7、MP8がオン状態であるので、ノードX5、X6は“H”に固定されるため、端
子OCM、OCMBは“L”に固定される。
mo6とに差分が生じることで、ラッチ回路を構成する2個のインバータ回路の駆動能力
に差が生じ、ノードX5、X6に電圧差が生じる。
。よって、ノードX5の電圧はノードX6の電圧よりも低くなり、端子OCM/OCMB
は“H”/L”となる。他方、VninがVnrefよりも小さい場合は、電流Imo5
は電流Imo6よりも小さい。よって、ノードX5の電圧はノードX6の電圧よりも高く
なり、端子OCM/OCMBは“L”/H”となる。
差動対を構成することで、電圧Vssaを接地電圧にすることが可能である。よって、ト
ランジスタMN1のソースに負電圧を入力する必要が無い。
域との間の寄生ダイオード(pn接合ダイオード)には順方向バイアス電圧が印加される
。そのため、基板からソース領域へ大電流が逆流することとなる。大電流の逆流を防止す
るために、通常、nチャネル型トランジスタを、n型ウエルで取り囲むトリプルウエル構
造(例えば、特許文献3の図3(b)、図6参照。)としている。しかしながら、nチャ
ネル型トランジスタをトリプルウエル構造とすることで、回路面積が大きくなってしまう
。
することができるため、比較回路20の回路面積を縮小できる。比較回路21―25につ
いても同様である。
ル型トランジスタで差動対を構成することで、複雑な回路構成をもたずに、比較対象の負
電圧を直接的に入力すること、負の基準電圧を正電圧に変換した基準電圧を用いること、
低レベル側電源電圧を0V(接地電圧)にすることが可能である。よって、本実施の形態
の比較回路は、負電圧と基準負電圧との高精度な比較、および安定した動作が可能になる
。
本実施の形態では、実施の形態1の比較回路を備える半導体装置について説明する。一
例として、半導体装置に負電圧を供給するための装置について説明する。
図6は、負電圧供給装置の構成例を示すブロック図である。図6に示す負電圧供給装置
100は、内部で負電圧を生成し、生成された負電圧を複数の電源端子から出力する。負
電圧供給装置100は、制御回路111、チャージポンプ回路112、バイアス電圧生成
回路114、出力電圧調整部120、複数の端子OBを有する。端子OBは負電圧用出力
端子である。一例として端子OB数を4としたが、これに限定されない。
。複数の端子OBの何れか1を指定する必要があるときは、端子OB[1]等と表記する
。端子OBと記載した場合は、任意の端子OBを指している。他の要素についても同様で
ある。
、クロック信号CK1、信号WAKEが入力される。なお、電圧GNDはOV(接地電圧
)であり、負電圧供給装置100の低レベル側電源電圧として用いられる。電圧Vddd
は、高レベル側電源電圧であり、電圧Vddaよりも小さい。電圧Vdddは、制御回路
111で用いられる。
信号WAKEは、負電圧供給装置100のイネーブル信号として機能する。信号WAK
Eに従い、制御回路111は、チャージポンプ回路112および出力電圧調整部120を
制御する。ここでは、制御回路111は、ゲーティッドクロックバッファ―の機能を持つ
。制御回路111は、信号WAKEに従いクロック信号CK1からゲーティッドクロック
信号GCK1(以下、クロック信号GCK1と呼ぶ)を生成する。クロック信号CK1の
低レベル電圧はGNDであり、高レベル電圧はVddaである。
に入力される。
チャージポンプ回路112は、負電圧生成回路として機能する。図7にチャージポンプ
回路112の回路構成例を示す。ここでは、4段降圧型チャージポンプ回路である。チャ
ージポンプ回路112は、端子IN_cp、OUT_cp、2個のインバータ回路、4個
のOSトランジスタ、4個の容量素子を有する。クロック信号GCK1がアクティブであ
るとき、チャージポンプ回路112は、端子IN_cpに入力された電圧GNDから、負
電圧Vcpを生成し、端子OUT_cpから出力する。
スタが設けられているが、トランジスタの数はこれに限定されない。また、電荷転送パス
に設けられるトランジスタは、OSトランジスタに限定されない。チャージポンプ回路1
12に適用可能な降圧型チャージポンプ回路の他の例を、図8Aー図8Cに示す。
ル型Siトランジスタ、4個の容量素子を有する。図8Bに示すチャージポンプ回路11
3Bは、3個のnチャネル型Siトランジスタおよび1個のOSトランジスタを有する。
図8Cに示すチャージポンプ回路113Cは、2個のインバータ回路、4個のpチャネル
型Siトランジスタ、4個の容量素子を有する。
バイアス電圧生成回路114は、電圧Vb1を生成する。電圧Vb1は、出力電圧調整
部120に入力される。バイアス電圧生成回路114を設けずに、外部から電圧Vb1を
入力してもよい。
出力電圧調整部120は、各端子OBから負電圧を安定的に出力するために設けられて
いる。出力電圧調整部120は、4個の負電圧保持回路122を有する。負電圧保持回路
122は、チャージポンプ回路123、駆動回路127、監視回路128を有する。負電
圧保持回路122[j](jは1乃至4の整数)は、端子OB[j]の出力電圧を制御す
る。図9Aに、負電圧保持回路122の回路構成例を示す。
チャージポンプ回路123は、トランジスタMO21、MO22、容量素子C21、C
22を有する。チャージポンプ回路123は、電圧Vcpを降圧して、電圧Vobを生成
する。電圧Vobは容量素子C22で保持される。電圧Vobが端子OBの出力電圧にな
る。
、容量素子C22の容量は、容量素子C21の容量の2倍以上10倍以下である。容量素
子C21に要求される容量値によっては、トランジスタMO21の寄生容量、またはトラ
ンジスタMO21と配線間の寄生容量などで、容量素子C21を構成することができる。
小のオフ電流をもつ。一例として、ソースとドレイン間の電圧が3.5V、室温(25℃
)下において、チャネル幅1μm当たりのオフ電流を1×10-20A未満、1×10-
22A未満、あるいは1×10-24A未満とすることができる。すなわち、ドレイン電
流のオン/オフ電流比を20桁以上150桁以下とすることができる。
効質量が大きい半導体である。このため、OSトランジスタは、Siトランジスタと比較
して、アバランシェ崩壊等が生じにくい。アバランシェ崩壊に起因するホットキャリア劣
化等が抑制されることでOSトランジスタはソースとドレイン間の絶縁耐圧をSiトラン
ジスタよりも高い。
Sn酸化物、In‐Ga酸化物、In‐Zn酸化物、In‐M‐Zn酸化物(Mは、Ti
、Ga、Y、Zr、La、Ce、Nd、SnまたはHf)などがある。また、インジウム
および亜鉛を含む酸化物に、アルミニウム、ガリウム、イットリウム、銅、バナジウム、
ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、
モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、ま
たはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
に電気的に接続することは、トランジスタMO22のカットオフ電流の低減に効果的であ
る。トランジスタMO22のバックゲートをゲートに電気的に接続することで、トランジ
スタMO22のしきい値電圧を正側にシフトするからである。なお、カットオフ電流とは
、トランジスタのゲート‐ソース間電圧が0Vのときのドレイン電流のことをいう。
ることは、長時間の負電圧の安定供給のために、非常に効果的である。
ジスタMO21、MO22がOSトランジスタであることは、負電圧供給装置100の小
型化に効果的である。
路を用いた比較回路で構成されている。図9Aに示す比較回路は、比較回路20(図3A
参照)の変形例であり、出力回路が1個のCMOSインバータ回路で構成されている。
される。端子OCMは駆動回路127の入力端子に電気的に接続されている。信号MON
は端子OCMの出力である。
8は、負電圧VBGを基準にして電圧Vobを比較する。この比較が監視回路128で実
行できるように、基準正電圧Vprefの値が設定されている。
bが負電圧VBGよりも大きい場合は、監視回路128は“L”の信号MONを出力し、
電圧Vobが負電圧VBGよりも小さい場合、監視回路128は“H”の信号MONを出
力する。
準正電圧を複数用意してもよい。例えば、値の異なる2種類の基準正電圧Vpref1、
Vpref2を負電圧供給装置100に入力できるようにする。監視回路128[1]、
128[2]に基準正電圧Vpref1を入力し、監視回路128[3]、128[4]
に基準正電圧Vpref2を入力する。
ポンプ回路123を駆動するためのクロック信号GCK2を生成する。信号MONが“L
”である場合にクロック信号GCK2がアクティブになり、それ以外の場合はクロック信
号GCK2が非アクティブになる回路構成を、駆動回路127が有していればよい。図9
Bに、駆動回路127の真理値表の一例を示す。
図10を参照して、負電圧供給装置100の動作例を説明する。図10は負電圧供給装
置100の動作例を示すタイミングチャートである。t0等は時刻を表す。ここでは、時
刻t0において、チャージポンプ回路112の出力電圧Vcp、端子OB[1]―OB[
4]の電圧Vob[1]―Vob[4]は、0V(GND)であるとしている。
WAKEは負電圧供給装置100のチップイネーブル信号の機能をもつ。信号WAKEが
“H”である期間、負電圧供給装置100はアクティブである。
アクティブであるので、チャージポンプ回路112は降圧動作を行う。ここでは、時刻t
0から時刻t1の間に、チャージポンプ回路112の出力電圧Vcpが負電圧VBGに飽
和することとする。
L”の信号MON[1]が出力される。信号MON[2]―MON[4]も“L”である
。従って、駆動回路127[1]―127[4]は、それぞれアクティブなクロック信号
GCK2[1]―GCK2[4]を出力する。
。チャージポンプ回路123[2]―123[4]も降圧動作を行う。
O22の電気特性(例えば、しきい値電圧)にばらつきがあることで、チャージポンプ回
路123[1]―123[4]の電流駆動能力に差が生じる。そのため、端子OB[1]
―OB[4]が負電圧VBGに到達するタイミングが異なる。本実施の形態では、端子O
B[1]―OB[4]の電圧を、監視回路128[1]―128[4]によって独立して
監視しているので、端子OB[1]―OB[4]の到達電圧のばらつきを抑え、負電圧V
BGとほぼ同じにすることができる。
ob[1]が負電圧VBGに到達したことを検知すると、“H”の信号MON[1]を駆
動回路127[1]に出力する。”H”の信号MON[1]に応じて、駆動回路127[
1]はクロック信号GCK2を“H”に固定する。これにより、チャージポンプ回路12
3[1]の降圧動作が停止し、電圧Vob[1]は凡そ負電圧VBGに設定される。
ロック信号GCK2が非アクティブでも、容量素子C22[1]において負電圧VBGを
長期間保持することが可能である。
b[4]は凡そ負電圧VBGに設定される。
アクティブである。そこで、クロックゲーティングが行われ、クロック信号CK1を“L
”に固定することで、負電圧供給装置100の待機電力を低減している。
間を長くできる。従って、この期間に、負電圧供給装置100への電源電圧(Vddd、
Vdda)の供給を停止するパワーゲーティングが可能になる。パワーゲーティングによ
って、負電圧供給装置100の消費電力をさらに低減することができる。
時刻t2で、電圧Vddd、Vddaの供給が開始し、信号WAKEが“H”になり、ク
ロック信号CK1がアクティブになる。期間t2―t3での負電圧供給装置100の動作
は、期間t0―t1での動作と同様である。図10には、t1―t3の間に電圧Vob[
1]―Vob[4]は、負電圧VBGを超えない場合を示す。監視回路128[1]―1
28[4]がアクティブになると、端子OCM[1]―OCM[4]は“L”から“H”
に遷移する。よって、チャージポンプ回路123[1]―123[4]は待機状態である
。
備えていることで、設定した負電圧を長期間、安定的に端子OBから出力することが可能
である。
図11、図12、図13Aおよび図13Bを参照して、負電圧供給装置の他の構成例を
説明する。本構成例は、負電圧の監視回路に、ダイナミック比較回路を適用した例である
。
分周回路143、出力電圧調整部150、4個の端子OBを有する。出力電圧調整部15
0は4個の負電圧保持回路152を有する。
、クロック信号CK1、信号WAKEが入力される。
Eに基づき、クロック信号GCK1を生成する。
参照)。チャージポンプ回路142は、クロック信号GCK1に従い降圧動作を行い、電
圧Vcpを出力する。
る。クロック信号GCK3は4個の負電圧保持回路152にそれぞれ入力される。
ジポンプ回路153、駆動回路154、監視回路155を有する。
ンジスタMO25、MO26、容量素子C25、C26を有する。
4は、信号MONとクロック信号GCK3との論理演算を行い、チャージポンプ回路15
3を駆動するためのクロック信号GCK4を生成する。信号MONが“L”である場合、
クロック信号GCK4はアクティブであり、それ以外の場合クロック信号GCK4は非ア
クティブである。
クロック信号GCK3が入力される。端子INPに端子OBが電気的に接続され、端子I
NNに基準正電圧Vprefが入力される。端子OCMBは駆動回路154の入力端子に
電気的に接続されている。
が負電圧VBGよりも大きい場合は、監視回路155は“L”の信号MONを出力し、電
圧Vobが負電圧VBGよりも小さい場合、監視回路155は“H”の信号MONを出力
する。
電圧供給装置101は、信号WAKEが“H”である期間の消費電力(いわゆる動的消費
電力)を負電圧供給装置100よりも低減することができる。
100の監視回路128には常時電流が流れる。これに対して、監視回路155は、クロ
ック信号GCK3が“L”である期間、端子OCMBが“L”に固定される。従って、監
視回路155の消費電流は監視回路128の消費電流よりも小さくできる。
力することが可能であるが、一方で、端子OBの数が増えるほど、監視回路155の消費
電流の影響が大きくなる。よって、監視回路155の消費電流を低減することは、負電圧
供給装置101全体の動的消費電力の低減に効果的である。
ク信号GCK1を低速にすると、電圧Vcpが負電圧VBGに到達するのに時間を要する
。つまり、信号WAKEが“H”である時間が長くなる。そこで、クロック信号GCK3
のみを低速にすることで、負電圧供給装置101の動的消費電力を効果的に低減できる。
監視回路155はダイナミック比較回路で構成されているため、差動対を構成する2個
のOSトランジスタを流れる電流が同じになると、端子OCMの信号MONが不安定にな
る可能性がある。次に、図13A、図13Bを参照して、信号MONの安定化対策につい
て説明する。
を示す。図13Bは、信号MONに応じて、ダイナミック比較回路の差動入力回路の電源
供給を制御する例を示す。
図13Aに示す監視回路161は、比較回路171、ラッチ回路173、選択回路17
5を有する。
スタMO7、MO8で構成されている。電流Imo7、Imo8は、トランジスタMO7
、MO8のドレイン電流である。
171の出力で更新される。ラッチ回路173の出力信号が信号MONである。例えば、
ラッチ回路173は遅延フリップフロップ回路(DFF)で構成すればよい。
fと電圧GNDとから選択する。選択回路175には、信号MON、信号WAKEが入力
される。信号WAKEは、選択回路175のリセット信号(RESET)として機能する
。なお、リセット信号として、信号WAKEとは別の信号を用いてもよい。
選択回路175はリセットされ、端子INNに基準正電圧Vprefを供給する。クロッ
ク信号GCK3がアクティブである間、比較回路171は、端子OBの電圧Vobと負電
圧VBGとの比較を行う。電圧Vobが負電圧VBGよりも高い場合、信号MONは“L
”である。信号MONが“L”である場合、選択回路175は、端子INNに基準正電圧
Vprefを入力する。
き、端子OCMBからは“H”の信号が出力される。この際に、電流Imo7が電流Im
o8と等しくなったことで、端子OCMBの出力が発振する可能性がある。選択回路17
5は、所定の回数(1回または複数回)信号MONの立ち上がりを検知すると、端子IN
Nに電圧GNDを供給する。これにより、電流Imo8は低下し、電流Imo7と電流I
mo8とに差が生じ、端子OCMBの出力は安定する。クロック信号GCK3が“H”の
とき、端子OCMBは“H”の信号を安定的に出力できる。
。信号MONが“H”であるときに、電流Imo7と電流Imo8とに差が生じていれば
よいので、電圧Vprefよりも小さい正電圧を端子INNに入力してもよい。電圧GN
Dを用いることで、使用する電圧の種類が増えない。
図13Bに示す監視回路162は、比較回路172、選択回路177を有する。比較回
路172は比較回路25で構成されている。監視回路161と同様、監視回路162にラ
ッチ回路173を設けてもよい。
供給を制御する。選択回路177には、信号MON、WAKEが入力される。信号WAK
Eは、選択回路177のリセット信号として機能する。リセット信号として、信号WAK
Eとは別の信号を用いてもよい。
入力回路172Aに電圧Vddaを入力する。クロック信号GCK3がアクティブである
間、比較回路172は、端子OBの電圧Vobと負電圧VBGとの比較を行う。選択回路
177は、所定の回数(1回、または複数回)信号MONの立ち上がりを検知すると、差
動入力回路172Aに電圧GNDを供給する。これにより、差動入力回路172Aの2個
のインバータ回路は非アクティブとなるため、比較回路172の出力が発振することがな
い。
。本負電圧供給装置が電源回路に用いられる半導体装置には、例えば、基板バイアス電圧
を負電圧とする各種の半導体装置(例えば、DRAM、イメージセンサ)、負電圧によっ
て駆動する半導体装置(例えば、フラッシュメモリなどの記憶装置)、バックゲートを持
つOSトランジスタを備える半導体装置などがある。実施の形態3において、本負電圧供
給装置を備える半導体装置の構成例を示す。
<<記憶装置>>
ここでは、OSトランジスタを用いた半導体装置として、データ保持部がOSトランジ
スタで構成されている記憶装置について説明する。
ルアレイ220、周辺回路221を有する。周辺回路221として、行回路223、列回
路224、入出力回路225が設けられている。
ード線WWL、読み出しビット線RBL、書き込みビット線WBL、ソース線SL、配線
BGLを有する。なお、読み出しワード線RWL、書き込みワード線WWLをそれぞれ、
ワード線RWL、ワード線WWLと呼ぶ場合がある。読み出しビット線RBL、書き込み
ビット線WBLをそれぞれ、ビット線RBL、ビット線WBLと呼ぶ場合がある。
ータRDAの読み出しを行う。制御回路215は、外部からのコマンド信号(例えば、チ
ップイネーブル信号、書き込みイネーブル信号など)を処理して、周辺回路221の制御
信号を生成する。
置210は、N個(Nは2以上の整数)の端子OB[1]―OB[N]を有する。端子O
B[1]―OB[N]からはそれぞれ、負電圧Vbg1を出力する。メモリセルアレイ2
20は、N個のブロックに分割されている。各ブロックの配線BGLは端子OBに電気的
に接続されている。
行デコーダ、およびワード線ドライバを有する。列回路224は、ビット線WBL、RB
Lをプリチャージする機能、ビット線WBLにデータを書き込む機能、ビット線RBLの
データを増幅する機能、ビット線RBLからデータを読み出す機能等を有する。入出力回
路225は、書き込みデータを保持する機能、読み出されたデータを保持する機能等を有
する。
込み方法等によって、適宜変更される。
図14Bにメモリセル230の回路構成例を示す。ここでは、メモリセル230は2ト
ランジスタ型(2T)ゲインセルである。メモリセル230は、トランジスタMW1、M
R1、容量素子CS1を有する。トランジスタMW1は書き込みトランジスタであり、ト
ランジスタMR1は読み出しトランジスタである。トランジスタMW1、MR1のバック
ゲートは配線BGLに電気的に接続されている。
データ保持に電力を消費しない。従って、メモリセル230は長期間データを保持可能な
低消費電力なメモリセルであり、記憶装置200を、不揮発性記憶装置として用いること
ができる。OSトランジスタ、および容量素子はSiトランジスタに積層して設けること
が可能である。よって、メモリセルアレイ220を周辺回路221に積層して設けること
が可能であり、メモリセルアレイ220の集積度を向上することができる。
図15Aに示すメモリセル231は、3T型ゲインセルであり、トランジスタMW2、
MR2、MS2、容量素子CS2を有する。トランジスタMW2、MR2、MS2はそれ
ぞれ、書き込みトランジスタ、読み出しトランジスタ、選択トランジスタである。トラン
ジスタMW2、MR2、MS2のバックゲートは配線BGLに電気的に接続されている。
メモリセル231は、ワード線RWL、WWL、ビット線RBL、WBL、容量線CDL
、電源線PL2に電気的に接続されている。例えば、容量線CDL、電源線PL2には、
電圧GND(低レベル側電源電圧)が入力される。
ル232では、読み出しトランジスタがnチャネル型Siトランジスタで構成されている
。図15Cに示すメモリセル233では、読み出しトランジスタがpチャネル型Siトラ
ンジスタで構成されている。
ル234では、読み出しトランジスタ、選択トランジスタがnチャネル型Siトランジス
タで構成されている。図15Eに示すメモリセル235では、読み出しトランジスタ、選
択トランジスタがpチャネル型Siトランジスタで構成されている。図15Eの例では、
電源線PL2には、電圧Vddd(高レベル側電源電圧)が入力されている。
るビット線を設けてもよい。
図15Fに1T1C(容量)型メモリセルの例を示す。図15Fに示すメモリセル23
6は、ワード線WL、ビット線BL、容量線CDL、配線BGLに電気的に接続されてい
る。メモリセル236は、トランジスタMW3、容量素子CS3を有する。トランジスタ
MW3のバックゲートは配線BGLに電気的に接続されている。
図16Aに示すメモリセル237は、メモリセル240、バックアップ回路241を有
する。メモリセル240は、標準的な6T型SRAMセルと同じ回路構成である。
プするための回路であり、2個の1T1C型セルで構成される。ノードSN1、SN2は
保持ノードである。トランジスタMW5、容量素子CS5とでなるゲインセルは、ノード
Qのデータをバックアップする。トランジスタMW6、容量素子CS6とでなるゲインセ
ルは、ノードQbのデータをバックアップする。
クアップ回路241を積層して設けることができる。これにより、バックアップ回路24
1を設けたことによるメモリセル237の面積オーバーヘッドを抑えることができる。面
積オーバーヘッドをゼロにすることが可能である。
L、BLB)に電気的に接続されている。電源線V_VDM、V_VSMは、それぞれ、
Vddd、GND用の電源線である。バックアップ回路241は、配線OGL、BGL、
電源線PL3に電気的に接続される。電源線PL3には電圧GNDが入力される。
、メモリセル237の動作例を説明する。メモリセル237に一定時間以上アクセスがな
い場合、電源線V_VDM、V_VSMへの電圧Vddd、GNDの供給が停止される。
電圧Vdddの供給を停止する前に、バックアップ回路241にノードQ、Qbのデータ
が書き込まれる。図16Bにおいて、t1、t2等は時刻を表している。
時刻t1以前では、通常動作状態(書き込み状態または読み出し状態)である。メモリ
セル237は、シングルポートSRAMと同様に動作する。ここでは、時刻t1でノード
Q/Qbは“H”/“L”であり、ノードSN1/SN2は“L”/“H”であるとして
いる。
t1で配線OGLが“H”入力される。これにより、バックアップ動作が開始し、トラ
ンジスタMW5、MW6はオンとなる。ノードSN1の電圧はGNDからVdddに上昇
し、ノードSN2の電圧はVdddからGNDに低下する。t2で、配線OGLが“L”
となることで、バックアップ動作が終了する。ノードSN1/SN2には、t1でのノー
ドQ/Qbのデータが書き込まれる。
t2で、パワーゲーティングが開始する。電源線V_VDM線の電圧がVdddからG
NDに低下する。電源線V_VDMと電源線V_VSMの電圧差が小さくなることで、メ
モリセル240は非アクティブになる。メモリセル240のデータは消失するが、バック
アップ回路241はデータを保持し続ける。ここではパワーゲーティングの期間、ビット
線BL、BLBをフローティング状態にしている。
リカバリ動作とは、バックアップ回路241が保持しているデータによって、メモリセ
ル240のデータをリカバリする動作である。リカバリ動作では、メモリセル240は、
ノードQ/Qbのデータを検知するためのセンスアンプとして機能する。
)の電圧は電圧Vpr2にプリチャージされる。かつ、ワード線WLが選択状態であるた
め、電源線V_VDM線、V_VSM線は電圧Vpr2にプリチャージされ、ノードQ、
Qbの電圧はVpr2に固定される。
量素子CS5の電荷がノードQ、ノードSN1に分配され、容量素子CS6の電荷がノー
ドQb、ノードSN2に分配され、ノードQとノードQbに電圧差が生じる。
、ノードQとノードQbの電圧差を増幅する。最終的にノードQ、SN1の電圧はVdd
dとなり、ノードQb、SN2の電圧はGNDとなる。つまり、ノードQ/Qbの状態は
、t1での状態(“H”/“L”)に復帰する。
図17Aに示すメモリセル238は、メモリセル237の変形例であり、バックアップ
回路241に代えてバックアップ回路242を有する。バックアップ回路242は、1個
の1T1C型メモリセルで構成されており、ノードSN3、トランジスタMW7、容量素
子CS7を有する。
238は、メモリセル237と同様に動作する。図17Bの説明は、図16Bの説明を援
用する。
ノードSN3の保持データによって、ノードQ、Qbのデータを復元することができる。
それは、予めノードQ、Qbの電圧をVpr2にするプリチャージを行っているからであ
り、1個の容量素子CS7の電荷によって、ノードQとノードQbに電位差を生じさせる
ことができる。
憶装置を「OS‐記憶装置」と呼ぶ場合がある。OS‐記憶装置には、例えば、「DOS
RAM(登録商標)」、「NOSRAM(登録商標)」、「OS‐SRAM」などがある
。
ctor RAM」の略称であり、1T1C型のメモリセル(図15F参照)を有するR
AMを指す。「NOSRAM(ノスラム)」とは「Nonvolatile Oxide
Semiconductor RAM」の略称であり、ゲインセル(図14A、図15
A―図15D参照)を有するRAMを指す。「OS‐SRAM」とは、バックアップ回路
が組み込まれたSRAMセル(図16A、図17A参照)を有するRAMを指す。
ントローラユニット)と、FPGAとを例示する。
図18に示すMCU250はクロックゲーティングおよびパワーゲーティングが可能な
半導体装置である。
電源管理装置(PMU)260、負電圧供給装置261、バス262、パワースイッチ2
64、265、LS(レベルシフタ)およびバッファ回路267、プロセッサコア270
(以下、コア270と呼ぶ。)、記憶装置280を有する。PMU260、コア270、
および記憶装置280と間のデータ等やり取りは、バス262を介して行われる。
により、動作させる必要のない回路を停止させることが行われている。フリップフロップ
は、半導体装置に多く含まれる順序回路(状態を保持する記憶回路)の1つである。よっ
て、フリップフロップの消費電力の削減は、フリップフロップを組み込んだ半導体装置の
消費電力の低減に効果的である。一般的なフリップフロップは、電源を遮断すると保持し
ている状態(データ)が失われてしまうため、半導体装置をパワーゲーティングするため
には、フリップフロップの状態をバックアップすることが必要になる。
コア270の各種のレジスタに設けられる。フリップフロップ271は、バックアップ回
路272およびスキャンフリップフロップ273を有する。つまり、フリップフロップ2
71は、バックアップ回路を搭載したスキャンフリップフロップである。
タを退避するために、バックアップ回路272がフリップフロップ271に設けられてい
る。バックアップ回路272には、バックゲートをもつ複数のOSトランジスが設けられ
ている。バックアップ回路272はSiトランジスタを有さない回路構成とすることで、
Siトランジスタでなる論理セル上に積層することができる。図19にフリップフロップ
271の回路構成例を示す。
、クロックバッファ回路273Aを有する。
SDはスキャンテスト用データの入力ノードである。ノードSEは信号SCEの入力ノー
ドである。ノードCK10はクロック信号GCLK10の入力ノードである。クロック信
号GCLK10はクロックバッファ回路272Aに入力される。スキャンフリップフロッ
プ273のアナログスイッチは、それぞれ、クロックバッファ回路273AのノードCK
11、CKB11に電気的に接続される。ノードRTはリセット信号の入力ノードである
。
タが入力され、信号SCEが“H”の場合ノードSDのデータが入力される。
ライブラリに用意されているスキャンフリップフロップを適用することができる。
O13、容量素子C11、ノードSN11を有する。トランジスタMO11、MO13の
オンオフは信号BKHで制御され、トランジスタMO12のオンオフは信号RCHで制御
される。トランジスタMO11―MO13のバックゲートは、CPUコア330内の配線
BGL2に電気的に接続されている。配線BGL1には負電圧Vbg2が入力されている
。
プフロップ273のノードQ1に電気的に接続される。ノードSN11は、バックアップ
回路340の保持ノードである。
圧の低下を抑えることができること、データの保持に電力を殆んど消費しないことから、
バックアップ回路272はデータを長時間保持できるという不揮発性の特性をもつ。した
がって、CPUコア330がパワーゲーティング状態である間、バックアップ回路340
で保持することができる。
を有する。記憶装置280には、上掲のOS‐記憶装置を適用することができる。
供給装置261は、電圧GNDから負電圧Vbg1、Vbg2を生成する。負電圧供給装
置261は、Vbg1出力用の複数の端子OB1と、Vb2出力用の複数の端子OB2を
有する。負電圧Vbg1は記憶装置280に入力され、負電圧Vbg2はコア270に入
力される。
ロック信号はPMU260に入力され、割り込み要求信号はPMU260、コア270に
入力される。
有する。PMU260は外部クロック信号からゲーティドクロック信号GCK10(以下
、クロック信号GCLK10と呼ぶ。)を生成する。クロック信号GCLK10は、コア
270、記憶装置280に入力される。また、PMU260は各種の制御信号を生成する
。制御信号には、パワースイッチ264、265の制御信号、バックアップ回路272の
制御信号、スキャンフリップフロップ273の制御信号(例えば、リセット信号)などが
ある。
Sおよびバッファ回路267は、制御信号をレベルシフトする機能、レベルシフトした制
御信号を保持する機能を有する。LSおよびバッファ回路267が保持する制御信号は、
バックアップ回路272に入力される。
ースイッチ265により、記憶装置280への電圧Vddd、Vddaの供給が制御され
る。コア270が複数の電源ドメインを有する場合、各電源ドメインに対応したパワース
イッチをパワースイッチ264に設ければよい。パワースイッチ265も同様である。電
圧Vddd、Vddaの他に、回路構成に応じた複数の正電圧が記憶装置280に入力さ
れる。記憶装置280に入力される正電圧には、ビット線のプリチャージ用の電圧、デー
タ読み出し用の参照電圧などがある。
270をスリープモード(待機モード)に移行するためのトリガとなる信号である。PM
U260は、信号SLEEPが入力されると、アクティブモードからスリープモードに移
行するための制御信号を制御対象の機能回路に出力する。アクティブモードからスリープ
モードへの移行は割り込み要求信号の入力によっても実行できる。
70へのクロック信号の供給を停止する。次に、スキャンフリップフロップ273のデー
タをバックアップ回路272に書き込む。具体的には、バックアップ回路272に“H”
の信号BKHを所定のクロックサイクル期間入力する。
割り込み要求信号の入力により実行される。PMU260は、割り込み要求信号に従い、
スリープモードからアクティブモードに移行するための制御信号を制御対象の機能回路に
出力する。PMU260はパワースイッチ264、265を制御して、コア270、記憶
装置280への電位の供給を再開する。次に、バックアップ回路272で保持しているデ
ータをスキャンフリップフロップ273に書き戻す。具体的には、所定のクロックサイク
ル期間、バックアップ回路272に“H”の信号BCHを入力し、かつ、スキャンフリッ
プフロップ273に“H”の信号SEを入力する。最後に、コア270、記憶装置280
へのクロック信号GCLK10の供給を再開する。
びパワーゲーティングを行う。
じてコア270、および記憶装置280のパワーゲーティングを行ってもよい。
図20にFPGAの一例を示す。図20に示すFPGA400は、負電圧供給装置40
5、ロジックアレイ410、入出力部(I/O)411、および周辺回路を有する。FP
GA400に上掲のOS‐記憶装置を1または複数組み込んでもよい。
、ロジックアレイ410およびI/O411を駆動するための機能回路を有する。例えば
、周辺回路は、クロック生成器412、コンフィギュレーション・コントローラ413、
コンテキスト・コントローラ414、行ドライバ415、および列ドライバ416を有す
る。FPGA400には、電圧Vddd、Vdda、GNDが入力される。
装置405は電圧GNDから負電圧Vbg4を生成する。負電圧Vbg4用の端子OBを
複数有する。FPGA400は、コンフィギュレーションデータの保持部にOSトランジ
スタが設けられている。OSトランジスタのバックゲートに負電圧Vbg4が入力される
。
(LE)425を有する。ここでは、LE425は4入力・1出力の論理回路である。R
SA421は複数の配線スイッチ(RS:Routing Switch)422を有す
る。各RS422は、2つのLE425間の接続を制御する。また、同じ列に配置されて
いる複数のLE425は、レジスタチェーンを構成するように接続されていてもよい。
M426が記憶しているコンフィギュレーションデータによって、LE425の回路構成
が設定される。CFM426は、コンフィギュレーションデータのセットを複数格納する
ことが可能なマルチコンテキストに対応したコンフィギュレーションメモリである。また
、RS422もマルチコンテキストに対応したメモリデバイスを備えており、RS422
で記憶しているコンフィギュレーションデータによって、LE425間の接続構造が決定
される。
ことで、回路構成を高速に変更することができる。コンフィギュレーションデータのセッ
トの切り替えは、コンテキスト・コントローラ414によって行われる。行ドライバ41
5および列ドライバ416はRS422、CFM426、を駆動するための回路である。
コンフィギュレーション・コントローラ413は、行ドライバ415および列ドライバ4
16を制御する機能を有する。
する。また、2つのコンテキストを「CNTXT0」、「CNTXT1」と呼ぶ。CNT
XT0を選択するためのコンテキスト信号を「ctx[0]」と呼び、CNTXT1を選
択するためのコンテキスト信号を「ctx[1]」と呼ぶ。
RSA421は、複数のRS422を有する。図21AにRS422の構成例を示す。
RS422はプログラマブルな配線スイッチであり、端子IN2にはLE425の出力端
子が電気的に接続され、端子OUT2には、別のLE425の入力端子が電気的に接続さ
れる。RS422は、端子IN2と端子OUT2との間に2個のスイッチ回路423(以
下、「SW423」と呼ぶ。)が並列に電気的に接続されている。なお、コンテキスト数
を2よりも多くする場合は、コンテキスト数と同数のSW423を端子IN2と端子OU
T間に並列に電気的に接続すればよい。
スタのバックゲートは、配線BGL2に電気的に接続されている。配線BGL2には、負
電圧Vbg4が入力されている。
ト線BLには、列ドライバ416によってコンフィギュレーションデータが書き込まれる
。SW423[i](iは0又は1)は、ワード線WL[i]、配線CXL[i]に電気
的に接続されている。配線CXL[i]はコンテキスト信号用の配線である。CNTXT
0が選択される場合は、ctx[0]によって、SW423[0]の選択トランジスタは
オンとなり、ctx[1]によってSW423[1]の選択トランジスタはオフとなる。
CNTXT1が選択される場合は、2個の選択トランジスタの導通状態は逆になる。
図21BにCFM426の構成例を示す。CFM426は2個のメモリセル428、2
個のトランジスタMEを有する。
に接続されている。ビット線BLにはコンフィギュレーションデータが書き込まれ、ビッ
ト線BLBはその反転データが書き込まれる。メモリセル428[i]は、ワード線WL
[i]、配線CXL[i]に電気的に接続されている。トランジスタME[i]は端子O
UT3と、メモリセル428[i]の出力端子との間の導通状態を制御する。
一方は、ビット線BLのデータを記憶し、他方はビット線BLBのデータを記憶する。メ
モリセル428[i]のOSトランジスタのバックゲートは配線BGL4に電気的に接続
されている。
とされ、メモリセル428[0]が記憶しているコンフィギュレーションデータが端子O
UT3から出力される。CNTXT1が選択される場合、ctx[1]によってトランジ
スタME[1]がオンとなり、メモリセル428[1]が記憶しているコンフィギュレー
ションデータが出力される。
ここでは、半導体装置の一例として、撮像装置について説明する。図22Aに示す撮像
装置440は、負電圧供給装置441、制御回路442、画素アレイ443、周辺回路4
44を有する。周辺回路444は、行ドライバ445、列ドライバ446を有する。画素
アレイ443は、行列状に配置された複数の画素448を有する。画素448は撮像デバ
イスであり、光を電荷に変換する機能、電荷を蓄積する機能等を有する。
441に実施の形態2の負電圧供給装置が適用されている。負電圧供給装置441は電圧
GNDから負電圧Vbg5を生成する。負電圧Vbg5用の端子OBを1又は複数有する
。
ジスタMI1―MI4、容量素子C40、ノードFN40を有する。ノードFN40がデ
ータ保持ノードである。容量素子C40はノードFN40の電圧を保持するための保持容
量である。トランジスタMI1はリセットトランジスタと呼ばれている。トランジスタM
I1は、ノードFN40の電圧をリセットする機能を有する。トランジスタMI2は露光
動作を制御する露光トランジスタと呼ばれる。トランジスタMI2はノードFN40とフ
ォトダイオードPD1との導通状態を制御するパストランジスタである。トランジスタM
I2によって露光動作のタイミングが制御できるため、グローバルシャッタ方式での撮像
が可能である。トランジスタMI3は増幅トランジスタと呼ばれる。トランジスタMI3
はノードFN40の電圧に応じたオン電流を生成する機能を有する。トランジスタMI4
は選択トランジスタと呼ばれる。トランジスタMI4はトランジスタMI3と画素448
の出力端子との間の導通状態を制御するパストランジスタである。
。配線BGL5には負電圧Vbg5が入力されている。これにより、トランジスタMI1
、MI2のカットオフ電流を低減できるため、ノードFN40の電圧の変動をより抑える
ことができ、高精度の撮像が可能になる。
イオード素子、並びに非単結晶シリコン膜(非晶質シリコン膜、微結晶シリコン膜)を用
いたpin型ダイオード素子などを用いることができる。なお、画素448は光電変換素
子にフォトダイオードが用いられているが、他の光電変換素子であってもよい。例えば、
ダイオード接続のトランジスタを用いてもよい。また、光電効果を利用した可変抵抗等を
シリコン、ゲルマニウム、セレン等から形成してもよい。また、アバランシェ増倍という
現象を利用したセレンを用いた光電変換素子を用いてもよい。当該光電変換素子では、入
射される光量に対する電子の増幅が大きい高感度のセンサとすることができる。セレン系
材料としては、非晶質セレンまたは結晶セレンを用いることができる。結晶セレンは、一
例として、非晶質セレンを成膜後、熱処理することで得ればよい。なお結晶セレンの結晶
粒径を画素ピッチよりも小さくすることで、画素448ごとの特性ばらつきを低減するこ
とができる。
次に、図23A、図23Bを参照して、上掲の半導体装置が組み込まれた電子部品につ
いて説明する。
及び回路部を有する。図23Aでは、電子部品7000のパッケージにQFP(Quad
Flat Package)を適用しているが、パッケージの態様はこれに限定されな
い。
プが複数組み合わされて、それぞれがプリント基板7002上で電気的に接続されること
で電子部品が実装された基板(実装基板7004)が完成する。
031―7033が設けられている。層7031は、Siウエハに形成されたSiトラン
ジスタを含む。層7032はOSトランジスタを含み、層7033は容量素子を含む。層
7031と層7032の間に層7033を設けてもよい。
であり、イメージセンサチップ7451を内蔵している。イメージセンサチップ7451
には、撮像装置440(図22A参照)が設けられている。イメージセンサチップ745
1には、少なくとも層7031―7034が設けられている。層7034は光電変換素子
を含む。
1、レンズカバー7421、レンズ7435等を有する。電子部品7400の内部構造を
示すために、図23Bではレンズカバー7421およびレンズ7435の一部が省略され
ている。
設けられており、電子部品7400はSiP(System in package)と
しての構成を有している。
って、電極パッド7461は、イメージセンサチップ7451またはICチップ7490
と電気的に接続されている。ICチップ7490に上掲のOS‐記憶装置を設けてもよい
。
次に、図24A―図24Dを参照して、上掲の電子部品を備えた電子機器の幾つかの態
様を説明する。
、筐体2011、表示部2012、照度センサ2013、カメラ2015、操作ボタン2
016を有する。筐体2011には、記憶装置、処理装置等が組み込まれており、これら
に電子部品7000が適用される。表示部2012のコントローラ等に電子部品7000
を適用してもよい。カメラ2015に電子部品7440が用いられる。
12をスタイラスペン2017(または電子ペン)、指などでタッチ操作することで、情
報端末2010を操作することが可能である。情報端末2010の機能には、音声通話、
カメラ2015を利用したビデオ通話、電子メール、手帳、インターネット接続、音楽再
生などがある。
30は、筐体2031、表示部2032、照度センサ2034、カメラ2035、キーボ
ード2036を有する。キーボード2036は、筐体3031から着脱可能な構成であっ
てもよい。筐体2031にキーボード2036を装着した状態では、PC2030はノー
ト型PCとして使用できる。筐体2031からキーボード2036を脱着した状態では、
PC3030はタブレット型PCとして使用できる。
れており、これらに電子部品7000が適用される。カメラ2035に電子部品7440
が用いられる。
上部カメラ2103、スピーカ2104、表示部2105、下部カメラ2106、障害物
センサ2107、移動機構2108、処理装置2110、記憶装置2111を備える。
部品7000を適用することができる。上部カメラ2103、下部カメラ2106に電子
部品7440が用いられる。
情報を表示部2105に表示することが可能である。表示部2105は、タッチパネルを
搭載していてもよい。
声によるコミュニケーションが可能である。
。例えば、上部カメラ2103で撮影した使用者の情報をもとに、ロボット2100がス
ピーカ2104から発する音声が選択される。
ンサ2107によって、ロボット2100の移動方向の障害物の有無を察知することがで
きる。ロボット2100は、上部カメラ2103、下部カメラ2106および障害物セン
サ2107を用いて、周囲の環境を認識し、安全にかつ自立して移動することが可能であ
る。
23、プロペラ2124を有する。処理装置2121、記憶装置2122等に電子部品7
000が用いられる。カメラ2123に電子部品7400が組み込まれている。
ーなど各種センサなどを備える。自動車2140は、カメラ2141が撮影した画像を解
析し、ガードレール2150や歩行者の有無など、周囲の状況を判断し、自動運転を行う
ことができる。カメラ2141に電子部品7400が組み込まれている。また、自動車2
140の電子回路(例えば、処理装置、記憶装置)に上掲の電子部品7000が組み込ま
れている。
ここでは、図25を参照して、上掲の電子部品7000の回路部の積層構造について説
明する。図25には、一例として、メモリセル237(図16A参照)の断面構造を示す
。図25には、代表的に、トランジスタMW5、容量素子CS5、トランジスタMT5を
示している。トランジスタMT5は、ビット線BLに電気的に接続されている転送トラン
ジスタであり、単結晶シリコンウエハ5500に作製されている。なお、図25はICチ
ップの積層構造例を説明するための断面図であり、ICチップを特定の切断線で切った断
面図ではない。
られ、容量素子CS5は層7033に設けられている。層7031と層7032との間に
は複数の配線層が設けられている。配線層にワード線WL等が設けられている。トランジ
スタMW5の構造は後述するOSトランジスタ5003(図26B参照)と同様である。
次に、図26A、図26Bを参照して、OSトランジスタの構成例を説明する。図26
A、図26Bの左側には、OSトランジスタのチャネル長方向の断面構造を示し、右側の
図は、OSトランジスタのチャネル幅方向の断面構造を示す。
5021上に形成されている。OSトランジスタ5001は、絶縁層5028、5029
で覆われている。OSトランジスタ5001は、絶縁層5022―5027、5030―
5032、金属酸化物層5011―5013、導電層5050―5054を有する。
、スパッタリング法、分子線エピタキシー法(MBE法)、パルスレーザアブレーション
法(PLA法)、化学気相堆積法(CVD法)、原子層堆積法(ALD法)などの各種の
成膜方法を用いることができる。CVD法には、プラズマCVD法、熱CVD法、有機金
属CVD法などがある。
ように、酸化物層5010は金属酸化物層5011、金属酸化物層5012、金属酸化物
層5013の順に積層している部分を有する。OSトランジスタ5001がオン状態のと
き、チャネルは酸化物層5010の金属酸化物層5012に主に形成される。
はドレイン電極として機能する一対の電極は、導電層5051、5052で構成される。
導電層5050―5052はそれぞれバリア層として機能する絶縁層5030―5032
に覆われている。バックゲート電極は導電層5053と導電層5054との積層で構成さ
れる。
は、絶縁層5024―5026の積層で構成される。絶縁層5028は層間絶縁層である
。絶縁層5029はバリア層である。
2でなる積層体を覆っている。絶縁層5027は金属酸化物層5013を覆っている。導
電層5051、5052はそれぞれ、金属酸化物層5013、絶縁層5027を介して、
導電層5050と重なる領域を有する。
グした多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイド、モリブ
デン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカン
ジウム等の金属、または上述した金属を成分とする金属窒化物(窒化タンタル、窒化チタ
ン、窒化モリブデン、窒化タングステン)等がある。また、インジウム錫酸化物、酸化タ
ングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸
化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜
鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を用いることがで
きる。
導電層5050が2層構造、および3層構造の場合、次のような組み合わせがある。アル
ミニウム、チタン)、(窒化チタン、チタン)、(窒化チタン、タングステン、(窒化タ
ンタル、タングステン)、(窒化タングステン、タングステン)、(チタン、アルミニウ
ム、チタン)、(窒化チタン、アルミニウム、チタン)、(窒化チタン、アルミニウム、
窒化チタン)。先に記載した導電体が絶縁層5027側に設けられる。
である場合、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウ
ム、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分と
する合金を用いればよい。導電層5051が2層構造、および3層構造の場合、次のよう
な組み合わせがある。(チタン、アルミニウム)、(タングステン、アルミニウム)、(
タングステン、銅)(銅‐マグネシウム‐アルミニウム合金、銅)、(チタン、銅)、(
チタン又は窒化チタン、アルミニウムまたは銅、チタンまたは窒化チタン)、(モリブデ
ンまたは窒化モリブデン、アルミニウムまたは銅、モリブデンまたは窒化モリブデン)な
どの組み合わせがある。先に記載した導電体が絶縁層5027側に設けられる。
タル層)とし、導電層5054は、導電層5053よりも導電率の高い導電層(例えばタ
ングステン層)とすることが好ましい。このような構造であることで、導電層5053と
導電層5054の積層は配線としての機能と、酸化物層5010への水素の拡散を抑制す
る機能とをもつ。
ニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、窒化シリコ
ン、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニ
ウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニ
ウム、酸化タンタル、アルミニウムシリケートなどがある。絶縁層5021―5032は
これらの絶縁材料でなる単層、または積層で構成される。絶縁層5021―5032を構
成する層は、複数の絶縁材料を含んでいてもよい。
窒化酸化物とは、窒素の含有量が酸素よりも多い化合物のことをいう。
以下、バリア層)によって酸化物層5010が包み込まれる構造であることが好ましい。
このような構造であることで、酸化物層5010から酸素が放出されること、酸化物層5
010への水素の侵入を抑えることができるので、OSトランジスタ5001の信頼性、
電気特性を向上できる。
5024の少なくとも1つをバリア層と機能させればよい。バリア層は、酸化アルミニウ
ム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化
窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、窒化シリコンなどの材料で形
成することができる。酸化物層5010と導電層5050の間に、バリア層をさらに設け
てもよい。もしくは、金属酸化物層5013として、酸素および水素に対してバリア性を
もつ金属酸化物層を設けてもよい。
層5030が酸素に対してバリア性を有することで、絶縁層5028等から離脱した酸素
による導電層5050の酸化を抑制することができる。例えば、絶縁層5030には、酸
化アルミニウムなどの金属酸化物を用いることができる。
層5010は、例えば、金属酸化物層5011または金属酸化物層5013のない2層構
造とすることができるし、金属酸化物層5011―5012の何れか1層で構成してもよ
い。または、酸化物層5010を4層以上の金属酸化物層で構成してもよい。
極、酸化物層の構造が異なる。
われている。OSトランジスタ5003は、金属酸化物層5011、5012とでなる酸
化物層5009を有する。導電層5051、5052を設ける代わりに、金属酸化物層5
011に低抵抗領域5011a、5011bが、金属酸化物層5012に低抵抗領域50
12a、5012bが設けられている。酸化物層5009に不純物元素(例えば、水素、
窒素)を選択的に添加することで、低抵抗領域5011a、5011b、5012a、5
012bを形成することができる。
元素が酸素欠損に入り込むことで、キャリア密度が高くなるため、添加領域が低抵抗化さ
れる。
OSトランジスタのチャネル形成領域は、CAC‐OS(cloud‐aligned
composite metal oxide semiconductor)である
ことが好ましい。
有し、材料の全体では半導体としての機能を有する。CAC‐OSまたはCAC‐met
al oxideを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアと
なる電子(またはホール)を流す機能であり、絶縁性の機能は、キャリアとなる電子を流
さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させるこ
とで、スイッチングさせる機能(オン/オフさせる機能)をCAC‐OSに付与すること
ができる。CAC‐OSにおいて、それぞれの機能を分離させることで、双方の機能を最
大限に高めることができる。
性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、
導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電
性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は
、周辺がぼけてクラウド状に連結して観察される場合がある。
上10nm以下、好ましくは0.5nm以上3nm以下のサイズで材料中に分散している
場合がある。
CAC‐OSは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起
因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを
流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナロー
ギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャッ
プを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため
、上記CAC‐OSをトランジスタのチャネル形成領域に用いることで、OSトランジス
タに高い電流駆動力、および高い電界効果移動度を与えることができる。
れ以外の非単結晶金属酸化物半導体とに分けられる。非単結晶金属酸化物半導体としては
、CAAC‐OS(c‐axis‐aligned crystalline meta
l oxide semiconductor)、多結晶金属酸化物半導体、nc‐OS
(nanocrystalline metal oxide semiconduct
or)、擬似非晶質金属酸化物半導体(a‐like OS:amorphous‐li
ke metal oxide semiconductor)などがある。
晶部を有する金属酸化物で構成されることが好ましい。
結し、歪みを有した結晶構造となっている。歪みとは、複数のナノ結晶が連結する領域に
おいて、格子配列の揃った領域と、別の格子配列の揃った領域との間で格子配列の向きが
変化している箇所を指す。
域)において、nc‐OSは原子配列に周期性を有する。nc‐OSは、異なるナノ結晶
間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがっ
て、分析方法によっては、nc‐OSはa‐like OSや非晶質酸化物半導体と区別
が付かない場合がある。
酸化物半導体である。a‐like OSは鬆または低密度領域を有する。a‐like
OSはnc‐OSおよびCAAC‐OSと比べて、結晶性が低い。
金属酸化物半導体の結晶構造を表している。
172:比較回路、 14、15、34:差動対、 17:電流源、 18:負荷
回路、 30、31、32、33、172A:差動入力回路、 35、40、41、
42、43、45:出力回路、 38、39:インバータ回路、 100、101:
負電圧供給装置、 111、141:制御回路、 112、117A、117B、1
17C、123、142、153:チャージポンプ回路、 114:バイアス電圧生成
回路、 120、150:出力電圧調整部、 122、152:負電圧保持回路、
127、154:駆動回路、 128、155、161、162:監視回路、 1
43:分周回路、 171、172:比較回路、 173:ラッチ回路、 175
、177:選択回路、
200、211、280:記憶装置、 210、261:負電圧供給装置、 215
、281:制御回路、 220、283:メモリセルアレイ、 221、282:周
辺回路、 223:行回路、 224:列回路、 225:入出力回路、 23
0、231、232、233、234、235、236、237、238、240:メモ
リセル、 、241、242、272:バックアップ回路、 250:マイクロコン
トローラユニット(MCU)、 260:電源管理装置(PMU)、 262:バス
、 264、265:パワースイッチ、 265:パワースイッチ、 267:レ
ベルシフタ(LS)およびバッファ回路、 270:プロセッサコア、 271:フ
リップフロップ、 272A、273:クロックバッファ回路、 273:スキャン
フリップフロップ、 330:CPUコア、 340:バックアップ回路、
400:FPGA、 405:負電圧供給装置、 410:ロジックアレイ、 4
11:入出力部(I/O)、 412:クロック生成器、 413:コンフィギュレ
ーション・コントローラ、 414:コンテキスト・コントローラ、 415:行ド
ライバ、 416:列ドライバ、 421:配線スイッチアレイ(RSA)、 4
22:配線スイッチ(RS)、 423:スイッチ回路(SW)、 425:ロジッ
クエレメント(LE)、 426:コンフィギュレーションメモリ(CFM)、 4
28:メモリセル、 440:撮像装置、 441:負電圧供給装置、 442:
制御回路、 443:画素アレイ、 444:周辺回路、 445:行ドライバ、
446:列ドライバ、 448:画素、
2010:情報端末、 2011、2031、3011、3031:筐体、 201
2、2032、2105:表示部、 2013、2034、2101:照度センサ、
2015、2035、2123、2141:カメラ、 2016:操作ボタン、
2017:スタイラスペン、 2030、3030:PC、 2036:キーボード
、 2100:ロボット、 2102:マイクロフォン、 2103:上部カメラ
、 2104:スピーカ、 2106:下部カメラ、 2107:障害物センサ、
2108:移動機構、 2110、2121:処理装置、 2111、2122
:記憶装置、 2120:飛行体、 2121:処理装置、 2124:プロペラ
、 2140、2980:自動車、 2150:ガードレール、
5001、5003:OSトランジスタ、 5009、5010:酸化物層、 50
11、5012、5013:金属酸化物層、 5011a、5011b、5012a、
5012b:低抵抗領域、 5021、5022、5024、5027、5028、5
029、5030、5033、5034:絶縁層、 5050、5051、5052、
5053、5054:導電層、 5500:単結晶シリコンウエハ、
7400:電子部品、 7411:パッケージ基板、 7421:レンズカバー、
7435:レンズ、 7440:電子部品、 7441:ランド、 7451:
イメージセンサチップ、 7461:電極パッド、 7471:ワイヤ、 749
0:ICチップ、
BGL、BGL1、BGL2、BGL4、BGL5、CXL、OGL:配線、 BL、
BLB:ビット線、 CK10、CK11、D1、FN40、Q、Qb、Q1、RT、
SD、SD_IN、SE、SN1、SN2、SN3、SN11、X1、X2、X5、X6
、X11、X12、X13:ノード、 CDL:容量線、 C11、C21、C22
、C25、C40、CS1、CS3、CS5、CS6、CS7:容量素子、 IN2、
INN、INP、IN_cp、OB、OB1、OB2、OCM、OCMB、OUT2、O
UT_cp、OUT3:端子、 MI1、MI2、MI3、MI4、MN1、MN5、
MN6、MN7、MO1、MO2、MO3、MO5、MO7、MO11、MO12、MO
13、MO14、MO21、MO22、MO25、MP1、MP2、MP5、MP6、M
P7、MR1、MT5、MW1、MW2、MW3、MW5、MW6、MW7:トランジス
タ、 PL2、PL3、V_VDM、V_VSM:電源線、 RBL:読出しビット
線、 RWL:読出しワード線、 Rd1、Rd2:負荷、 SL:ソース線、
WBL:書込みビット線、 WL:ワード線、 WWL:書込みワード線、
Claims (3)
- 差動入力回路を有する比較回路であって、
前記差動入力回路は、第1nチャネル型トランジスタ及び第2nチャネル型トランジスタを有する差動対と、第1pチャネル型トランジスタ及び第2pチャネル型トランジスタを有する負荷回路と、を有し、
前記第1nチャネル型トランジスタのバックゲートには高レベル側の第1電源電圧が入力され、
前記第1nチャネル型トランジスタのフロントゲートには第1入力端子が電気的に接続され、
前記第2nチャネル型トランジスタのバックゲートには第2入力端子が電気的に接続され、
前記第2nチャネル型トランジスタのフロントゲートには低レベル側の第2電源電圧が入力され、
前記第1pチャネル型トランジスタは、ソースには前記第1電源電圧が入力され、ドレインが前記第1nチャネル型トランジスタのドレイン及び前記第1pチャネル型トランジスタのゲートと電気的に接続され、
前記第2pチャネル型トランジスタは、ソースには前記第1電源電圧が入力され、ドレインが前記第2nチャネル型トランジスタのドレインと電気的に接続され、
前記比較回路は、前記第1入力端子に0V以下の入力電圧が入力され、かつ、前記第2入力端子に0Vより高い基準正電圧が入力されたときに、前記入力電圧を0V以下の基準負電圧と比較し、出力端子から比較結果に応じた出力電圧を出力する機能を有し、
前記基準正電圧は、前記第1入力端子に前記基準負電圧が入力され、前記第1nチャネル型トランジスタのフロントゲートに前記第1電源電圧が入力され、かつ前記第2nチャネル型トランジスタのバックゲートに前記第2電源電圧が入力された場合に、前記第1nチャネル型トランジスタのドレイン電流と前記第2nチャネル型トランジスタのドレイン電流との差分が0になるときの、前記第2入力端子の電圧に相当する、比較回路。 - 請求項1において、
前記第1nチャネル型トランジスタおよび前記第2nチャネル型トランジスタのチャネル形成領域は、金属酸化物を有する比較回路。 - 請求項1または請求項2に記載の比較回路は、ダイナミック比較回路であって、
前記差動入力回路には、前記差動対に電気的に接続されているラッチ回路が設けられている比較回路。
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