JPH05180876A - コンパレータ - Google Patents
コンパレータInfo
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- JPH05180876A JPH05180876A JP34655091A JP34655091A JPH05180876A JP H05180876 A JPH05180876 A JP H05180876A JP 34655091 A JP34655091 A JP 34655091A JP 34655091 A JP34655091 A JP 34655091A JP H05180876 A JPH05180876 A JP H05180876A
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- JP
- Japan
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- voltage
- power source
- capacitor
- terminal
- input
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Abstract
(57)【要約】
【目的】コンパレータに関し、電源ノイズを発生せず、
アナログ入力電圧範囲が０ボルト付近あるいは負電圧で
も単一電源で動作し、ノイズ及び電源電圧変動の影響を
受けにくいことを目的とする。 【構成】差動増幅器１は単一電源ＶDDが動作電源として
供給され、入力端子１ａ，１ｂの差電圧を増幅して出力
する。レベルシフト用電源２は差動増幅器１の入力端子
１ｂの電圧を所定の電圧Ｖ１までシフトさせる。キャパ
シタ３は電極３ｂを差動増幅器１の入力端子１ａに接続
されている。ゼロ補正用スイッチ手段Ｓ２，Ｓ３はキャ
パシタ３を基準電圧端子５及びレベルシフト用電源２に
接離する。入力電圧供給用スイッチ手段Ｓ１はキャパシ
タ３の両電極３ａ，３ｂが基準電圧端子５及びレベルシ
フト用電源２から切り離されているとき、電極３ａを入
力電圧端子４に接続する。
アナログ入力電圧範囲が０ボルト付近あるいは負電圧で
も単一電源で動作し、ノイズ及び電源電圧変動の影響を
受けにくいことを目的とする。 【構成】差動増幅器１は単一電源ＶDDが動作電源として
供給され、入力端子１ａ，１ｂの差電圧を増幅して出力
する。レベルシフト用電源２は差動増幅器１の入力端子
１ｂの電圧を所定の電圧Ｖ１までシフトさせる。キャパ
シタ３は電極３ｂを差動増幅器１の入力端子１ａに接続
されている。ゼロ補正用スイッチ手段Ｓ２，Ｓ３はキャ
パシタ３を基準電圧端子５及びレベルシフト用電源２に
接離する。入力電圧供給用スイッチ手段Ｓ１はキャパシ
タ３の両電極３ａ，３ｂが基準電圧端子５及びレベルシ
フト用電源２から切り離されているとき、電極３ａを入
力電圧端子４に接続する。
Description
【０００１】
【産業上の利用分野】本発明はＡ−Ｄコンバータ等に使
用されるコンパレータに関する。近年、Ａ−Ｄコンバー
タの高分解能化、多様化が進むにつれ、広入力範囲のコ
ンパレータが要求されている。又、デジタル回路は５ボ
ルト単一電源で動作することから、Ａ−Ｄコンバータの
コンパレータも単一電源で動作することが望まれる。さ
らに、Ａ−Ｄコンバータ又はデジタル回路の発生するノ
イズや電源変動により誤動作をおこさないことが必要と
される。
用されるコンパレータに関する。近年、Ａ−Ｄコンバー
タの高分解能化、多様化が進むにつれ、広入力範囲のコ
ンパレータが要求されている。又、デジタル回路は５ボ
ルト単一電源で動作することから、Ａ−Ｄコンバータの
コンパレータも単一電源で動作することが望まれる。さ
らに、Ａ−Ｄコンバータ又はデジタル回路の発生するノ
イズや電源変動により誤動作をおこさないことが必要と
される。
【０００２】
【従来の技術】従来のコンパレータとしてチョッパ型及
び差動型のものがある。図３はチョッパ型コンパレータ
３０を示し、キャパシタ３１の一方の電極３１ａには並
列に設けたアナログスイッチＳ１，Ｓ２が接続され、ア
ナログスイッチＳ１は入力電圧端子３２に接続されると
ともに、アナログスイッチＳ２は基準電圧端子３３に接
続されている。キャパシタ３１の他方の電極３１ｂには
ＣＭＯＳインバータ３４，３５が接続され、ＣＭＯＳイ
ンバータ３５は出力端子３６に接続されている。又、Ｃ
ＭＯＳインバータ３４にはアナログスイッチＳ３が並列
に接続されている。
び差動型のものがある。図３はチョッパ型コンパレータ
３０を示し、キャパシタ３１の一方の電極３１ａには並
列に設けたアナログスイッチＳ１，Ｓ２が接続され、ア
ナログスイッチＳ１は入力電圧端子３２に接続されると
ともに、アナログスイッチＳ２は基準電圧端子３３に接
続されている。キャパシタ３１の他方の電極３１ｂには
ＣＭＯＳインバータ３４，３５が接続され、ＣＭＯＳイ
ンバータ３５は出力端子３６に接続されている。又、Ｃ
ＭＯＳインバータ３４にはアナログスイッチＳ３が並列
に接続されている。
【０００３】このチョッパ型コンパレータ３０を使用し
てアナログ入力電圧Ｖinを基準電圧Ｖref と比較するに
は、最初にアナログスイッチＳ１をオフさせるとともに
アナログスイッチＳ２，Ｓ３をオンさせ、キャパシタ３
１の電極３１ａに基準電圧Ｖref を印加する。このと
き、キャパシタ３１の電極３１ｂの電位はＣＭＯＳイン
バータ３４の入出力が短絡されているため、ＣＭＯＳイ
ンバータ３４のスレッショルド電圧Ｖthとなる。従っ
て、キャパシタ３１の両端間電圧は（Ｖref −Ｖth）と
なる。この期間を自動ゼロ補正期間という。
てアナログ入力電圧Ｖinを基準電圧Ｖref と比較するに
は、最初にアナログスイッチＳ１をオフさせるとともに
アナログスイッチＳ２，Ｓ３をオンさせ、キャパシタ３
１の電極３１ａに基準電圧Ｖref を印加する。このと
き、キャパシタ３１の電極３１ｂの電位はＣＭＯＳイン
バータ３４の入出力が短絡されているため、ＣＭＯＳイ
ンバータ３４のスレッショルド電圧Ｖthとなる。従っ
て、キャパシタ３１の両端間電圧は（Ｖref −Ｖth）と
なる。この期間を自動ゼロ補正期間という。
【０００４】次に、アナログスイッチＳ２，Ｓ３をオフ
させるとともにアナログスイッチＳ１をオンさせると、
キャパシタ３１の電極３１ａの電位はアナログ入力電圧
Ｖinとなる。このとき、キャパシタ３１の両端間電圧は
（Ｖref −Ｖth）である。従って、キャパシタ３１の電
極３１ｂの電位、すなわち、ＣＭＯＳインバータ３４の
入力電圧は（Ｖin−Ｖref ＋Ｖth）となり、アナログ入
力電圧Ｖinと基準電圧Ｖref との比較ができる。この期
間を比較期間という。
させるとともにアナログスイッチＳ１をオンさせると、
キャパシタ３１の電極３１ａの電位はアナログ入力電圧
Ｖinとなる。このとき、キャパシタ３１の両端間電圧は
（Ｖref −Ｖth）である。従って、キャパシタ３１の電
極３１ｂの電位、すなわち、ＣＭＯＳインバータ３４の
入力電圧は（Ｖin−Ｖref ＋Ｖth）となり、アナログ入
力電圧Ｖinと基準電圧Ｖref との比較ができる。この期
間を比較期間という。
【０００５】図４は差動型コンパレータ４０を示し、一
対のＮＭＯＳトランジスタ４１，４２のソースを互いに
接続して差動回路部が構成されている。各ＮＭＯＳトラ
ンジスタ４１，４２のドレインはカレントミラー接続さ
れたＰＭＯＳトランジスタ４３，４４を介して電源ＶDD
（正電圧）に接続され、各ＮＭＯＳトランジスタ４１，
４２のソースは定電流源４５を構成するＮＭＯＳトラン
ジスタ４６を介して接地に接続されている。ＮＭＯＳト
ランジスタ４１のゲートは入力電圧端子４７に接続され
てアナログ入力電圧Ｖinが印加され、ＮＭＯＳトランジ
スタ４２のゲートは基準電圧端子４８に接続されて基準
電圧Ｖref が印加されている。そして、ＮＭＯＳ及びＰ
ＭＯＳトランジスタ４２，４４間に出力端子４９が接続
されている。
対のＮＭＯＳトランジスタ４１，４２のソースを互いに
接続して差動回路部が構成されている。各ＮＭＯＳトラ
ンジスタ４１，４２のドレインはカレントミラー接続さ
れたＰＭＯＳトランジスタ４３，４４を介して電源ＶDD
（正電圧）に接続され、各ＮＭＯＳトランジスタ４１，
４２のソースは定電流源４５を構成するＮＭＯＳトラン
ジスタ４６を介して接地に接続されている。ＮＭＯＳト
ランジスタ４１のゲートは入力電圧端子４７に接続され
てアナログ入力電圧Ｖinが印加され、ＮＭＯＳトランジ
スタ４２のゲートは基準電圧端子４８に接続されて基準
電圧Ｖref が印加されている。そして、ＮＭＯＳ及びＰ
ＭＯＳトランジスタ４２，４４間に出力端子４９が接続
されている。
【０００６】この差動型コンパレータ４０ではアナログ
入力電圧Ｖinと基準電圧Ｖref の差電圧が増幅されて出
力端子４９から出力される。この差動型コンパレータ４
０において十分に増幅率が大きければ、出力電圧Ｖｏは
電源ＶDD又は０ボルト近くになり、Ｈレベル又はＬレベ
ルを出力することになるので、アナログ入力電圧Ｖinと
基準電圧Ｖref との比較を行うことができる。
入力電圧Ｖinと基準電圧Ｖref の差電圧が増幅されて出
力端子４９から出力される。この差動型コンパレータ４
０において十分に増幅率が大きければ、出力電圧Ｖｏは
電源ＶDD又は０ボルト近くになり、Ｈレベル又はＬレベ
ルを出力することになるので、アナログ入力電圧Ｖinと
基準電圧Ｖref との比較を行うことができる。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来のチョッパ型コンパレータ３０では自動ゼロ補正期間
中、ＣＭＯＳインバータ３４の入出力電圧はスレッショ
ルド電圧Ｖthとなっているため、ＣＭＯＳ構造のインバ
ータ３４には貫通電流が流れる。フラッシュ型Ａ−Ｄコ
ンバータやハーフフラッシュ型Ａ−Ｄコンバータにおい
てチョッパ型コンパレータを多数使用した場合、貫通電
流は大きなものとなる。そして、自動ゼロ補正期間中は
貫通電流が流れ、比較期間中は流れなくなる。この貫通
電流のオン・オフは電源電圧に大きなノイズを発生させ
ることになる。
来のチョッパ型コンパレータ３０では自動ゼロ補正期間
中、ＣＭＯＳインバータ３４の入出力電圧はスレッショ
ルド電圧Ｖthとなっているため、ＣＭＯＳ構造のインバ
ータ３４には貫通電流が流れる。フラッシュ型Ａ−Ｄコ
ンバータやハーフフラッシュ型Ａ−Ｄコンバータにおい
てチョッパ型コンパレータを多数使用した場合、貫通電
流は大きなものとなる。そして、自動ゼロ補正期間中は
貫通電流が流れ、比較期間中は流れなくなる。この貫通
電流のオン・オフは電源電圧に大きなノイズを発生させ
ることになる。
【０００８】又、Ａ−Ｄコンバータには必ずデジタル回
路が同居しており、ノイズや電源電圧の変動が大きい。
そして、チョッパ型コンパレータでは入力に加わったノ
イズや、電源電圧の変動が出力に現れてしまい、変動分
以上の精度はでず、比較精度の低下を引き起こすという
問題がある。
路が同居しており、ノイズや電源電圧の変動が大きい。
そして、チョッパ型コンパレータでは入力に加わったノ
イズや、電源電圧の変動が出力に現れてしまい、変動分
以上の精度はでず、比較精度の低下を引き起こすという
問題がある。
【０００９】一方、差動型コンパレータ４０では、その
比較動作が差動増幅器と等価であるため、入力電圧端子
４７及び基準電圧端子４８に同相で入るノイズは同相除
去比（ＣＭＲＲ）により出力には現れにくい。又、電源
電圧の変動は、電源電圧変動除去比（ＳＶＲＲ）によっ
て出力への影響は小さくなる。
比較動作が差動増幅器と等価であるため、入力電圧端子
４７及び基準電圧端子４８に同相で入るノイズは同相除
去比（ＣＭＲＲ）により出力には現れにくい。又、電源
電圧の変動は、電源電圧変動除去比（ＳＶＲＲ）によっ
て出力への影響は小さくなる。
【００１０】しかし、一般に、デジタル回路は５ボルト
と０ボルト（接地）との５ボルト単一電源で動作させる
ことが多く、アナログ信号をデジタル信号に変換するＡ
−Ｄコンバータに使用する差動型コンパレータも５ボル
ト単一電源で動作させることが望ましい。この際、基準
電圧Ｖref は１．２５ボルト〜３．７５ボルトに設定す
る必要がある。従って、この差動型コンパレータ４０を
基準電圧Ｖref の範囲を０ボルト付近として比較動作さ
せるためには、接地に代えて負電源が必要となるという
問題がある。
と０ボルト（接地）との５ボルト単一電源で動作させる
ことが多く、アナログ信号をデジタル信号に変換するＡ
−Ｄコンバータに使用する差動型コンパレータも５ボル
ト単一電源で動作させることが望ましい。この際、基準
電圧Ｖref は１．２５ボルト〜３．７５ボルトに設定す
る必要がある。従って、この差動型コンパレータ４０を
基準電圧Ｖref の範囲を０ボルト付近として比較動作さ
せるためには、接地に代えて負電源が必要となるという
問題がある。
【００１１】本発明は上記問題点を解決するためになさ
れたものであって、電源ノイズを発生せず、アナログ入
力電圧範囲が０ボルト付近あるいは負電圧でも単一電源
で動作させることができ、ノイズ及び電源電圧変動の影
響を受けにくいコンパレータを提供することを目的とす
る。
れたものであって、電源ノイズを発生せず、アナログ入
力電圧範囲が０ボルト付近あるいは負電圧でも単一電源
で動作させることができ、ノイズ及び電源電圧変動の影
響を受けにくいコンパレータを提供することを目的とす
る。
【００１２】
【課題を解決するための手段】図１は本発明の原理説明
図である。差動増幅器１は単一電源ＶDDが動作電源とし
て供給され、一対の入力端子１ａ，１ｂの差電圧を増幅
して出力する。レベルシフト用電源２は差動増幅器１の
一方の入力端子１ｂに印加する電圧を単一電源ＶDDと接
地との間の所定の電圧Ｖ１までシフトさせる。電圧記憶
用キャパシタ３の一方の入力端子３ｂは差動増幅器１の
他方の入力端子１ａに接続されている。
図である。差動増幅器１は単一電源ＶDDが動作電源とし
て供給され、一対の入力端子１ａ，１ｂの差電圧を増幅
して出力する。レベルシフト用電源２は差動増幅器１の
一方の入力端子１ｂに印加する電圧を単一電源ＶDDと接
地との間の所定の電圧Ｖ１までシフトさせる。電圧記憶
用キャパシタ３の一方の入力端子３ｂは差動増幅器１の
他方の入力端子１ａに接続されている。
【００１３】ゼロ補正用スイッチ手段Ｓ２，Ｓ３はキャ
パシタ３の両電極３ａ，３ｂをそれぞれ基準電圧Ｖref
が印加された基準電圧端子５及びレベルシフト用電源２
に接離するためのものである。
パシタ３の両電極３ａ，３ｂをそれぞれ基準電圧Ｖref
が印加された基準電圧端子５及びレベルシフト用電源２
に接離するためのものである。
【００１４】そして、入力電圧供給用スイッチ手段Ｓ１
はゼロ補正用スイッチ手段Ｓ２，Ｓ３によりキャパシタ
３の両電極３ａ，３ｂが基準電圧端子５及びレベルシフ
ト用電源２から切り離されているとき、キャパシタ３の
他方の電極３ａをアナログ入力電圧Ｖinが供給される入
力電圧端子４に接続するためのものである。
はゼロ補正用スイッチ手段Ｓ２，Ｓ３によりキャパシタ
３の両電極３ａ，３ｂが基準電圧端子５及びレベルシフ
ト用電源２から切り離されているとき、キャパシタ３の
他方の電極３ａをアナログ入力電圧Ｖinが供給される入
力電圧端子４に接続するためのものである。
【００１５】
【作用】従って、ゼロ補正用スイッチ手段Ｓ２，Ｓ３に
よりキャパシタ３の両電極３ａ，３ｂが基準電圧端子５
及びレベルシフト電源２に接続されると、キャパシタ３
の両端間電圧は基準電圧からレベルシフト電圧を引いた
値（Ｖref −Ｖ１）となり、差動増幅器１の一対の入力
端子１ａ，１ｂにはレベルシフト電圧Ｖ１が印加され
る。この期間を自動ゼロ補正期間という。
よりキャパシタ３の両電極３ａ，３ｂが基準電圧端子５
及びレベルシフト電源２に接続されると、キャパシタ３
の両端間電圧は基準電圧からレベルシフト電圧を引いた
値（Ｖref −Ｖ１）となり、差動増幅器１の一対の入力
端子１ａ，１ｂにはレベルシフト電圧Ｖ１が印加され
る。この期間を自動ゼロ補正期間という。
【００１６】ゼロ補正用スイッチ手段Ｓ２，Ｓ３により
キャパシタ３の両電極３ａ，３ｂが基準電圧端子５及び
レベルシフト用電源２から切り離されているとき、入力
電圧供給用スイッチ手段Ｓ１によりキャパシタ３の他方
の電極３ａが入力電圧端子４に接続されると、キャパシ
タ３の電極３ａの電位はアナログ入力電圧Ｖinとなる。
キャパシタ３の両端間電圧は（Ｖref −Ｖ１）であるた
め、差動増幅器１の入力端子１ａの入力電圧は（Ｖin−
Ｖref ＋Ｖ１）となる。差動増幅器１の入力端子１ｂの
入力電圧はＶ１であるから、両入力端子１ａ，１ｂの差
電圧は（Ｖin−Ｖref ）となる。
キャパシタ３の両電極３ａ，３ｂが基準電圧端子５及び
レベルシフト用電源２から切り離されているとき、入力
電圧供給用スイッチ手段Ｓ１によりキャパシタ３の他方
の電極３ａが入力電圧端子４に接続されると、キャパシ
タ３の電極３ａの電位はアナログ入力電圧Ｖinとなる。
キャパシタ３の両端間電圧は（Ｖref −Ｖ１）であるた
め、差動増幅器１の入力端子１ａの入力電圧は（Ｖin−
Ｖref ＋Ｖ１）となる。差動増幅器１の入力端子１ｂの
入力電圧はＶ１であるから、両入力端子１ａ，１ｂの差
電圧は（Ｖin−Ｖref ）となる。
【００１７】よって、レベルシフト用電源２の電圧値を
適当な値に調整することにより、アナログ入力電圧Ｖin
が０ボルト付近あるいは負電圧であっても比較動作を行
うことが可能となり、アナログ入力電圧Ｖinが基準電圧
Ｖref より大きければ差動増幅器１からＨレベルが出力
され、アナログ入力電圧Ｖinが基準電圧Ｖref より小さ
ければ差動増幅器１からＬレベルが出力される。
適当な値に調整することにより、アナログ入力電圧Ｖin
が０ボルト付近あるいは負電圧であっても比較動作を行
うことが可能となり、アナログ入力電圧Ｖinが基準電圧
Ｖref より大きければ差動増幅器１からＨレベルが出力
され、アナログ入力電圧Ｖinが基準電圧Ｖref より小さ
ければ差動増幅器１からＬレベルが出力される。
【００１８】又、比較動作を差動増幅器１により行うよ
うにしているので、チョッパ型コンパレータのようにＣ
ＭＯＳインバータにおける貫通電流のオン・オフがない
ので、電源ノイズが発生することはない。さらに、差動
増幅器１は同相除去比（ＣＭＲＲ）及び電源電圧変動除
去比（ＳＶＲＲ）によりノイズ及び電源変動の影響を受
けにくい。
うにしているので、チョッパ型コンパレータのようにＣ
ＭＯＳインバータにおける貫通電流のオン・オフがない
ので、電源ノイズが発生することはない。さらに、差動
増幅器１は同相除去比（ＣＭＲＲ）及び電源電圧変動除
去比（ＳＶＲＲ）によりノイズ及び電源変動の影響を受
けにくい。
【００１９】
【実施例】以下、本発明を具体化した一実施例を図２に
従って説明する。コンパレータ１０の差動増幅器１１は
一対のＮＭＯＳトランジスタ１２，１３のソースを互い
に接続して差動回路部が構成されている。各ＮＭＯＳト
ランジスタ１２，１３のドレインはカレントミラー接続
されたＰＭＯＳトランジスタ１４，１５を介して電源Ｖ
DD（正電圧）に接続され、各ＮＭＯＳトランジスタ１
２，１３のソースは定電流源１６を構成するＮＭＯＳト
ランジスタ１７を介して接地に接続されている。尚、本
実施例では電源ＶDDとして５ボルトを使用している。
従って説明する。コンパレータ１０の差動増幅器１１は
一対のＮＭＯＳトランジスタ１２，１３のソースを互い
に接続して差動回路部が構成されている。各ＮＭＯＳト
ランジスタ１２，１３のドレインはカレントミラー接続
されたＰＭＯＳトランジスタ１４，１５を介して電源Ｖ
DD（正電圧）に接続され、各ＮＭＯＳトランジスタ１
２，１３のソースは定電流源１６を構成するＮＭＯＳト
ランジスタ１７を介して接地に接続されている。尚、本
実施例では電源ＶDDとして５ボルトを使用している。
【００２０】差動増幅器１１の非反転入力端子としての
ＮＭＯＳトランジスタ１２のゲートは、電圧記憶用キャ
パシタ１８の電極１８ｂに接続され、反転入力端子とし
てのＮＭＯＳトランジスタ１３のゲートは電圧値Ｖ１の
レベルシフト用電源１９に接続されている。このレベル
シフト電源１９の電圧値Ｖ１は差動増幅器１１が正常に
動作する電圧範囲１．２５ボルト〜３．７５ボルト程度
の適当な値に調整するのがよく、本実施例ではレベルシ
フト電圧Ｖ１を１．５ボルトとしている。そして、ＮＭ
ＯＳ及びＰＭＯＳトランジスタ１３，１５間に出力端子
２５が接続されている。
ＮＭＯＳトランジスタ１２のゲートは、電圧記憶用キャ
パシタ１８の電極１８ｂに接続され、反転入力端子とし
てのＮＭＯＳトランジスタ１３のゲートは電圧値Ｖ１の
レベルシフト用電源１９に接続されている。このレベル
シフト電源１９の電圧値Ｖ１は差動増幅器１１が正常に
動作する電圧範囲１．２５ボルト〜３．７５ボルト程度
の適当な値に調整するのがよく、本実施例ではレベルシ
フト電圧Ｖ１を１．５ボルトとしている。そして、ＮＭ
ＯＳ及びＰＭＯＳトランジスタ１３，１５間に出力端子
２５が接続されている。
【００２１】レベルシフト用電源１９と電圧記憶用キャ
パシタ１８との間にはアナログスイッチＳ３が設けら
れ、同スイッチＳ３はキャパシタ１８の電極１８ｂをレ
ベルシフト用電源１９に接離する。
パシタ１８との間にはアナログスイッチＳ３が設けら
れ、同スイッチＳ３はキャパシタ１８の電極１８ｂをレ
ベルシフト用電源１９に接離する。
【００２２】減衰器２０は直列に接続された抵抗２１，
２２よりなり、両抵抗２１，２２間に前記電圧記憶用キ
ャパシタ１８の電極１８ａが接続されている。そして、
減衰器２０は両抵抗２１，２２の抵抗値Ｒ２１，Ｒ２２
の比に基づいて後記する基準電圧Ｖref 又はアナログ入
力電圧Ｖinを｛Ｒ２２／（Ｒ２１＋Ｒ２２）｝倍に減衰
させ、その減衰させた電圧を前記電圧記憶用キャパシタ
１８の電極１８ａに印加する。
２２よりなり、両抵抗２１，２２間に前記電圧記憶用キ
ャパシタ１８の電極１８ａが接続されている。そして、
減衰器２０は両抵抗２１，２２の抵抗値Ｒ２１，Ｒ２２
の比に基づいて後記する基準電圧Ｖref 又はアナログ入
力電圧Ｖinを｛Ｒ２２／（Ｒ２１＋Ｒ２２）｝倍に減衰
させ、その減衰させた電圧を前記電圧記憶用キャパシタ
１８の電極１８ａに印加する。
【００２３】減衰器２０の抵抗２１と入力電圧端子２３
との間には入力電圧供給用スイッチ手段としてのアナロ
グスイッチＳ１が接続され、抵抗２１と基準電圧端子２
４との間には前記アナログスイッチＳ１と並列にアナロ
グスイッチＳ２が接続されている。アナログスイッチＳ
２は減衰器２０を基準電圧Ｖref が供給される基準電圧
端子２４に接離する。尚、アナログスイッチＳ２及び前
記アナログスイッチＳ３によりゼロ補正用スイッチ手段
が構成され、両スイッチＳ２，Ｓ３は同時にオン又はオ
フされる。
との間には入力電圧供給用スイッチ手段としてのアナロ
グスイッチＳ１が接続され、抵抗２１と基準電圧端子２
４との間には前記アナログスイッチＳ１と並列にアナロ
グスイッチＳ２が接続されている。アナログスイッチＳ
２は減衰器２０を基準電圧Ｖref が供給される基準電圧
端子２４に接離する。尚、アナログスイッチＳ２及び前
記アナログスイッチＳ３によりゼロ補正用スイッチ手段
が構成され、両スイッチＳ２，Ｓ３は同時にオン又はオ
フされる。
【００２４】アナログスイッチＳ１はアナログスイッチ
Ｓ２，Ｓ３が共にオフして減衰器２０及びキャパシタ１
８の電極１８ｂが基準電圧端子２４及びレベルシフト用
電源１９から切り離されているとき、減衰器２０をアナ
ログ入力電圧Ｖinが供給される入力電圧端子２３に接続
する。
Ｓ２，Ｓ３が共にオフして減衰器２０及びキャパシタ１
８の電極１８ｂが基準電圧端子２４及びレベルシフト用
電源１９から切り離されているとき、減衰器２０をアナ
ログ入力電圧Ｖinが供給される入力電圧端子２３に接続
する。
【００２５】さて、上記のように構成されたコンパレー
タ１０を使用してアナログ入力電圧Ｖinを基準電圧Ｖre
f と比較するには、最初にアナログスイッチＳ１をオフ
させるとともにアナログスイッチＳ２，Ｓ３をオンさ
せ、減衰器２０を基準電圧端子２４に接続しキャパシタ
１８の電極１８ｂをレベルシフト用電源１９に接続す
る。
タ１０を使用してアナログ入力電圧Ｖinを基準電圧Ｖre
f と比較するには、最初にアナログスイッチＳ１をオフ
させるとともにアナログスイッチＳ２，Ｓ３をオンさ
せ、減衰器２０を基準電圧端子２４に接続しキャパシタ
１８の電極１８ｂをレベルシフト用電源１９に接続す
る。
【００２６】従って、各ＮＭＯＳトランジスタ１２，１
３のゲートにはレベルシフト電圧Ｖ１が印加される。
又、基準電圧Ｖref は減衰器２０により｛Ｒ２２／（Ｒ
２１＋Ｒ２２）｝Ｖref に減衰されてキャパシタ１８の
電極１８ａに印加されるとともに、電極１８ｂにはレベ
ルシフト電圧Ｖ１が印加される。このため、キャパシタ
１８は充電されてその両端間電圧は［｛Ｒ２２／（Ｒ２
１＋Ｒ２２）｝Ｖref −Ｖ１］となる。この期間を自動
ゼロ補正期間という。
３のゲートにはレベルシフト電圧Ｖ１が印加される。
又、基準電圧Ｖref は減衰器２０により｛Ｒ２２／（Ｒ
２１＋Ｒ２２）｝Ｖref に減衰されてキャパシタ１８の
電極１８ａに印加されるとともに、電極１８ｂにはレベ
ルシフト電圧Ｖ１が印加される。このため、キャパシタ
１８は充電されてその両端間電圧は［｛Ｒ２２／（Ｒ２
１＋Ｒ２２）｝Ｖref −Ｖ１］となる。この期間を自動
ゼロ補正期間という。
【００２７】次に、アナログスイッチＳ２，Ｓ３をオフ
させるとともにアナログスイッチＳ１をオンさせると、
減衰器２０は基準電圧端子２４から切り離されて入力電
圧端子２３に接続されるとともに、キャパシタ１８の電
極１８ｂはレベルシフト用電源１９から切り離される。
従って、ＮＭＯＳトランジスタ１３のゲートにはレベル
シフト電圧Ｖ１が印加される。一方、キャパシタ１８の
電極１８ａにはアナログ入力電圧Ｖinを減衰した電圧
｛Ｒ２２／（Ｒ２１＋Ｒ２２）｝Ｖinが印加される。こ
のとき、キャパシタ１８の両端間電圧は（Ｖref −Ｖ
１）であるため、電極１８ｂの電圧すなわちＮＭＯＳト
ランジスタ１２の入力電圧は［｛Ｒ２２／（Ｒ２１＋Ｒ
２２）｝（Ｖin−Ｖref ）＋Ｖ１］となる。
させるとともにアナログスイッチＳ１をオンさせると、
減衰器２０は基準電圧端子２４から切り離されて入力電
圧端子２３に接続されるとともに、キャパシタ１８の電
極１８ｂはレベルシフト用電源１９から切り離される。
従って、ＮＭＯＳトランジスタ１３のゲートにはレベル
シフト電圧Ｖ１が印加される。一方、キャパシタ１８の
電極１８ａにはアナログ入力電圧Ｖinを減衰した電圧
｛Ｒ２２／（Ｒ２１＋Ｒ２２）｝Ｖinが印加される。こ
のとき、キャパシタ１８の両端間電圧は（Ｖref −Ｖ
１）であるため、電極１８ｂの電圧すなわちＮＭＯＳト
ランジスタ１２の入力電圧は［｛Ｒ２２／（Ｒ２１＋Ｒ
２２）｝（Ｖin−Ｖref ）＋Ｖ１］となる。
【００２８】従って、差動増幅器１１のＮＭＯＳトラン
ジスタ１２，１３の各ゲートの差電圧は｛Ｒ２２／（Ｒ
２１＋Ｒ２２）｝（Ｖin−Ｖref ）となる。そして、差
動増幅器１１によりこの差電圧が増幅されて出力端子２
５から出力される。差動増幅器１１の増幅率が十分に大
きければ、出力電圧Ｖｏは５ボルト（電源ＶDD）又は０
ボルト近くになってＨレベル又はＬレベルを出力するこ
ととなり、アナログ入力電圧Ｖinと基準電圧Ｖref との
比較を行うことができる。この期間を比較期間という。
ジスタ１２，１３の各ゲートの差電圧は｛Ｒ２２／（Ｒ
２１＋Ｒ２２）｝（Ｖin−Ｖref ）となる。そして、差
動増幅器１１によりこの差電圧が増幅されて出力端子２
５から出力される。差動増幅器１１の増幅率が十分に大
きければ、出力電圧Ｖｏは５ボルト（電源ＶDD）又は０
ボルト近くになってＨレベル又はＬレベルを出力するこ
ととなり、アナログ入力電圧Ｖinと基準電圧Ｖref との
比較を行うことができる。この期間を比較期間という。
【００２９】このように、本実施例では差動増幅器１１
の動作電源として５ボルト（ＶDD）と０ボルト（接地）
との５ボルト単一電源を供給し、差動増幅器１１のＮＭ
ＯＳトランジスタ１２の入力電圧として｛Ｒ２２／（Ｒ
２１＋Ｒ２２）｝（Ｖin−Ｖref ）を印加するととも
に、レベルシフト用電源１９を設けてＮＭＯＳトランジ
スタ１２，１３の入力電圧をレベルシフト電圧Ｖ１だけ
正方向にシフトさせるようにした。このため、このレベ
ルシフト電圧値Ｖ１を差動増幅器１１が正常に動作する
１．２５ボルト〜３．７５ボルトの範囲の適当な値に調
整することにより、基準電圧端子２４に供給される基準
電圧Ｖref が０ボルト付近又は負電圧であっても、５ボ
ルト単一電源にて正常に比較動作を行うことができる。
の動作電源として５ボルト（ＶDD）と０ボルト（接地）
との５ボルト単一電源を供給し、差動増幅器１１のＮＭ
ＯＳトランジスタ１２の入力電圧として｛Ｒ２２／（Ｒ
２１＋Ｒ２２）｝（Ｖin−Ｖref ）を印加するととも
に、レベルシフト用電源１９を設けてＮＭＯＳトランジ
スタ１２，１３の入力電圧をレベルシフト電圧Ｖ１だけ
正方向にシフトさせるようにした。このため、このレベ
ルシフト電圧値Ｖ１を差動増幅器１１が正常に動作する
１．２５ボルト〜３．７５ボルトの範囲の適当な値に調
整することにより、基準電圧端子２４に供給される基準
電圧Ｖref が０ボルト付近又は負電圧であっても、５ボ
ルト単一電源にて正常に比較動作を行うことができる。
【００３０】又、本実施例ではアナログ入力電圧Ｖinと
基準電圧Ｖref との比較動作を差動増幅器１１により行
うようにしているので、従来のチョッパ型コンパレータ
のようにＣＭＯＳインバータにおける貫通電流のオン・
オフがないので、電源ノイズの発生を防止することがで
きる。さらに、差動増幅器１１は同相除去比（ＣＭＲ
Ｒ）及び電源電圧変動除去比（ＳＶＲＲ）等の特性によ
りノイズ及び電源変動の影響を受けにくい。
基準電圧Ｖref との比較動作を差動増幅器１１により行
うようにしているので、従来のチョッパ型コンパレータ
のようにＣＭＯＳインバータにおける貫通電流のオン・
オフがないので、電源ノイズの発生を防止することがで
きる。さらに、差動増幅器１１は同相除去比（ＣＭＲ
Ｒ）及び電源電圧変動除去比（ＳＶＲＲ）等の特性によ
りノイズ及び電源変動の影響を受けにくい。
【００３１】さらに、本実施例ではアナログ入力電圧Ｖ
in及び基準電圧Ｖref を減衰するための減衰器２０を設
けたので、基準電圧Ｖref を５ボルト以上として任意の
値のアナログ入力電圧Ｖinを比較することができる。
in及び基準電圧Ｖref を減衰するための減衰器２０を設
けたので、基準電圧Ｖref を５ボルト以上として任意の
値のアナログ入力電圧Ｖinを比較することができる。
【００３２】尚、本実施例では電源ＶDD及びレベルシフ
ト電圧Ｖ１を正電圧とした例について述べたが、電源Ｖ
DD及びレベルシフト電圧Ｖ１を負電圧として実施しても
よい。
ト電圧Ｖ１を正電圧とした例について述べたが、電源Ｖ
DD及びレベルシフト電圧Ｖ１を負電圧として実施しても
よい。
【００３３】
【発明の効果】以上詳述したように、本発明によれば、
電源ノイズを発生せず、アナログ入力電圧範囲が０ボル
ト付近あるいは負電圧でも単一電源で動作させることが
でき、ノイズ及び電源電圧変動の影響を受けにくいコン
パレータとすることができる優れた効果がある。
電源ノイズを発生せず、アナログ入力電圧範囲が０ボル
ト付近あるいは負電圧でも単一電源で動作させることが
でき、ノイズ及び電源電圧変動の影響を受けにくいコン
パレータとすることができる優れた効果がある。
【図１】本発明の原理説明図である。
【図２】一実施例を示す回路図である。
【図３】従来例を示す回路図である。
【図４】従来例を示す回路図である。
１ 差動増幅器 １ａ，１ｂ 入力端子 ２ レベルシフト用電源 ３ 電圧記憶用キャパシタ ３ａ，３ｂ 電極 ４ 入力電圧端子 ５ 基準電圧端子 Ｓ１ 入力電圧供給用スイッチ手段 Ｓ２，Ｓ３ ゼロ補正用スイッチ手段 Ｖ１ 所定電圧 ＶDD 電源 Ｖin アナログ入力電圧 Ｖref 基準電圧
Claims (1)
- 【請求項１】 単一電源（ＶDD）が動作電源として供給
され、かつ、一対の入力端子（１ａ，１ｂ）の差電圧を
増幅して出力する差動増幅器（１）と、 差動増幅器（１）の一方の入力端子（１ｂ）に印加する
電圧を単一電源（ＶDD）と接地との間の所定の電圧（Ｖ
１）までシフトさせるためのレベルシフト用電源（２）
と、 差動増幅器（１）の他方の入力端子（１ａ）に一方の入
力端子（３ｂ）が接続された電圧記憶用キャパシタ
（３）と、 キャパシタ（３）の両電極（３ａ，３ｂ）をそれぞれ基
準電圧（Ｖref ）が印加された基準電圧端子（５）及び
レベルシフト用電源（２）に接離するためのゼロ補正用
スイッチ手段（Ｓ２，Ｓ３）と、 ゼロ補正用スイッチ手段（Ｓ２，Ｓ３）によりキャパシ
タ（３）の両電極（３ａ，３ｂ）が基準電圧端子（５）
及びレベルシフト用電源（２）から切り離されていると
き、キャパシタ（３）の他方の電極（３ａ）をアナログ
入力電圧（Ｖin）が供給される入力電圧端子（４）に接
続するための入力電圧供給用スイッチ手段（Ｓ１）とを
備えることを特徴とするコンパレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34655091A JPH05180876A (ja) | 1991-12-27 | 1991-12-27 | コンパレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34655091A JPH05180876A (ja) | 1991-12-27 | 1991-12-27 | コンパレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05180876A true JPH05180876A (ja) | 1993-07-23 |
Family
ID=18384192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34655091A Withdrawn JPH05180876A (ja) | 1991-12-27 | 1991-12-27 | コンパレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05180876A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012239003A (ja) * | 2011-05-11 | 2012-12-06 | Fujitsu Semiconductor Ltd | Ａｄ変換器およびａｄ変換方法 |
| CN110637415A (zh) * | 2017-05-31 | 2019-12-31 | 株式会社半导体能源研究所 | 比较电路、半导体装置、电子构件以及电子设备 |
-
1991
- 1991-12-27 JP JP34655091A patent/JPH05180876A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012239003A (ja) * | 2011-05-11 | 2012-12-06 | Fujitsu Semiconductor Ltd | Ａｄ変換器およびａｄ変換方法 |
| CN110637415A (zh) * | 2017-05-31 | 2019-12-31 | 株式会社半导体能源研究所 | 比较电路、半导体装置、电子构件以及电子设备 |
| US11689829B2 (en) | 2017-05-31 | 2023-06-27 | Semiconductor Energy Laboratory Co., Ltd. | Comparison circuit, semiconductor device, electronic component, and electronic device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990311 |