ES2281379T3 - Condensador apilado y metodo de fabricacion del condensador apilado. - Google Patents

Condensador apilado y metodo de fabricacion del condensador apilado. Download PDF

Info

Publication number
ES2281379T3
ES2281379T3 ES01000026T ES01000026T ES2281379T3 ES 2281379 T3 ES2281379 T3 ES 2281379T3 ES 01000026 T ES01000026 T ES 01000026T ES 01000026 T ES01000026 T ES 01000026T ES 2281379 T3 ES2281379 T3 ES 2281379T3
Authority
ES
Spain
Prior art keywords
poly
layer
electrode
polysilicon
condenser
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
ES01000026T
Other languages
English (en)
Inventor
Douglas D. IBM UK Ltd. Int. Prop. Law COOLBAUGH
James Stuart IBM UK Ltd. Int. Prop. Law DUNN
Stephen Arthur Ibm Uk Ltd. Int. Prop. Law St.Onge
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Application granted granted Critical
Publication of ES2281379T3 publication Critical patent/ES2281379T3/es
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/0805—Capacitors only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors having potential barriers
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electric Double-Layer Capacitors Or The Like (AREA)

Abstract

Un condensador Poli-Poli/MOS apilado comprende: un sustrato (10) semiconductor que tiene una región de un primer tipo (12) de conductividad presente en una superficie del mismo; un óxido (16) de puerta presente encima de dicha región de primer tipo de conductividad; una primera capa (18) de electrodo, no estando dicha primera capa (18) de electrodo en contacto con dicha región de primer tipo (12) de conductividad y que sirve como ambos, un electrodo superior de un semiconductor de óxido de metal y una electrodo de base de un condensador; una capa (20) de dieléctrico presente sobre una porción de dicha primera capa (18) de electrodo; y una segunda capa (22) de electrodo presente en dicha capa (20) de dieléctrico, sirviendo dicha segunda capa (22) de electrodo como un electrodo superior de dicho condensador, caracterizado porque la primera capa (18) de electrodo encapsula las superficies vertical y horizontal expuestas de dicho óxido (16) de puerta y al menos una de dichas primera y segunda capas (18, 22) de electrodo que comprenden SiGe.

Description

Condensador apilado y método de fabricación del condensador apilado.
La presente invención se refiere a un condensador apilado y a un método de fabricación del condensador apilado. La invención es aplicable a un BiCMOS, es decir, a un dispositivo semiconductor (CMOS) de óxido de metal complementario y bipolar. La presente invención proporciona también un método para fabricar un condensador apilado en el que las operaciones de fabricación del mismo pueden ser integradas en diversos esquemas de integración del BiCMOS.
En el campo de fabricación de dispositivos semiconductores, las tecnologías del CMOS (semiconductor de óxido de metal complementario) y el BiCMOS (semiconductor de óxido de metal complementario y dispositivo bipolar) se han usado extensamente para la integración de subsistemas analógico-digitales altamente complejos sobre un único chip. En tales subsistemas, se requieren típicamente condensadores de alta precisión.
Se dispone de diversos tipos de condensadores que incluyen condensadores Poli-Poli (condensadores con ambas placas de Polisilicio), condensadores MOS (denominados también en la técnica como condensadores de poli-difusión, y condensadores de metal-metal. Para satisfacer la demanda de condensadores de alta precisión en la generación actual de dispositivos integrados, los condensadores Poli-Poli han sido usados de modo creciente.
A pesar de su alta precisión, un condensador Poli-Poli es un compromiso entre características de condensador ideal y un alto coste puesto que es relativamente fácil de construir, y tiene características eléctricas mejores que los condensadores MOS, pero inferiores a las características eléctricas de los condensadores de metal-metal. No obstante, los condensadores de metal-metal son mucho más difíciles de fabricar que los condensadores Poli-Poli.
Además, se sabe que los condensadores Poli-Poli tienen una relación V-C más lineal que los condensadores MOS. El dieléctrico para los condensadores MOS suele ser un óxido que se desarrolla térmicamente sobre una región de difusión muy dopada. En contraste, el dieléctrico para un condensador Poli-Poli es generalmente un óxido de CVD depositado y los requisitos de fiabilidad requieren que el óxido resultante sea más grueso que el obtenido con un óxido térmico. Por lo tanto, generalmente se obtienen valores para la capacitancia generalmente más altos para los condensadores MOS que para los condensadores Poli-Poli.
El documento US 4.914.546 describe un condensador de polisilicio multicapa que está apilado encima de una estructura de tipo MOS.
El documento EP-A-0539685 describe la formación de condensadores de alta área con electrodos hechos de SiGe.
En vista de las anteriores observaciones referentes a los condensadores Poli-Poli, sería extremadamente beneficioso desarrollar un condensador Poli-Poli que tuviese una capacitancia mejorada por unidad de área.
Según la presente invención se proporciona un condensador Poli-Poli/MOS que comprende: un sustrato semiconductor que tiene una región de un primer tipo de conductividad presente en una superficie del mismo; un óxido de puerta presente encima de dicha región de primer tipo de conductividad; una primera capa de electrodo que encapsula superficies vertical y horizontal expuestas de dicho óxido de puerta, no estando dicha primera capa de electrodo en contacto con dicha región de primer tipo de conductividad y sirviendo tanto como un electrodo superior de un semiconductor de óxido de metal que como un electrodo de base de un condensador; una capa de dieléctrico presente sobre una porción de dicha primera capa de electrodo; y una segunda capa de electrodo presente sobre dicha capa de dieléctrico, sirviendo dicha segunda capa de electrodo como un electrodo superior de dicho condensador, en el que al menos una de dichas primera y segunda capas de electrodo comprende SiGe.
Preferiblemente, dicho sustrato semiconductor es un material semiconductor seleccionado del grupo compuesto de Si, Ge, SiGe, GaAs, InAs, InP, Si/SiGe y Si/SiO2/Si.
Preferiblemente, dicho sustrato semiconductor incluye regiones de aislamiento de zanja.
Preferiblemente, dicho primera capa de electrodo está compuesta de SiGe.
Preferiblemente dicha primera capa de electrodo está compuesta de polisilicio N+.
Preferiblemente, el condensador Polo-Poli/MOS comprende además espaciadores de nitruro formados al menos sobre las paredes laterales expuestas de la capa de dieléctrico y la segunda capa de electrodo.
Preferiblemente, dicha segunda capa de electrodo y dicha región de primer tipo de conductividad están acoplados a un primer nodo eléctrico y dicha primera capa de electrodo está acoplada a un segundo nodo eléctrico.
Preferiblemente, dicha segunda capa de electrodo está compuesta de SiGe.
\newpage
En un segundo aspecto, la presente invención proporciona un dispositivo BICMOS que comprende al menos el condensador apilado del primer aspecto.
Preferiblemente, el dispositivo BICMOS comprende además al menos un dispositivo CMOS y al menos un dispositivo bipolar.
Preferiblemente, dicho sustrato semiconductor es un material semiconductor seleccionado del grupo compuesto de Si, Ge, SiGe, GaAs, InAs, InP, Si/SiGe y Si/SiO2/Si.
Preferiblemente, dicho sustrato semiconductor incluye regiones de aislamiento de zanja.
Preferiblemente, dicha primera capa de electrodo está compuesta de SiGe.
Preferiblemente, dicha primera capa de electrodo está compuesta de polisilicio N+.
El condensador Poli-Poli/MOS apilado preferiblemente comprende además espaciadores de nitruro formados al menos sobre las paredes laterales expuestas de la capa de dieléctrico y la segunda capa de electrodo.
Preferiblemente, dicha segunda capa de electrodo y dicha región de primer tipo de conductividad están acopladas a un primer nodo eléctrico y dicha primera capa de electrodo está acoplada a un segundo nodo eléctrico.
Preferiblemente, dicha segunda capa de electrodo está compuesta de SiGe.
En un segundo aspecto, la presente invención proporciona un dispositivo de BiCMOS que comprende al menos el condensador apilado del primer aspecto.
El dispositivo de BiCMOS comprende además preferiblemente al menos un dispositivo CMOS y al menos un dispositivo bipolar.
En una realización de la presente invención, la primera capa de polisilicio o la segunda capa de polisilicio están compuestas de SiGe.
La primera capa de polisilicio está compuesta preferiblemente de polisilicio N+, y también preferiblemente tiene un espesor comprendido entre alrededor de 1000 y alrededor de 2000 \ring{A}. La capa dieléctrica comprende un material de constante dieléctrica alta que tenga una constante dieléctrica mayor que 7. Alternativamente, la capa dieléctrica comprende un material de baja constante dieléctrica que tenga una constante dieléctrica de 7 o inferior. Preferiblemente, la capa dieléctrica comprende un óxido de alta temperatura. La capa dieléctrica puede tener un espesor comprendido entre alrededor de 30 y alrededor de 1000 \ring{A}.
En una realización muy preferida de la presente invención, la segunda capa de polisilicio está compuesta de SiGe.
Preferiblemente, la segunda capa de polisilicio está compuesta de P+ SiGe, y más preferiblemente tiene una concentración de adulterante de alrededor de 1\times10^{19} átomos/cm^{3} o superior, en particular de alrededor de 1\times10^{20} a alrededor 1\times10^{21} átomos/cm^{3}. Convenientemente el condensador comprende además espaciadores de nitruro formados al menos sobre las paredes laterales expuestas del campo dieléctrico y la segunda capa de polisilicio.
En otra realización de la presente invención, la segunda capa de polisilicio y la región de primer tipo de conductividad están acopladas a un primer nodo eléctrico y la primera capa de polisilicio está acoplada a un segundo nodo eléctrico. En esta configuración de cableado en paralelo el condensador Poli-Poli/MOS apilado de la presente invención funciona como un condensador de alta capacitancia puesto que la capacitancia global del condensador apilado es igual a la suma de las capacitancias de los condensadores individuales, es decir, del condensador MOS y el condensador Poli-Poli.
En otra realización todavía de la presente invención, una de la primera o segunda capas de polisilicio del condensador está acoplada a un primer nodo eléctrico y la región de primer tipo de conductividad está acoplada a un segundo nodo eléctrico. En esta configuración de cableado en serie, el condensador Poli-Poli/MOS apilado de la presente invención funciona como un condensador de alta tensión puesto que existe una relación de capacitancia inversa entre los dos condensadores.
Se ha de tener en cuenta que el condensador Poli-Poli/MOS apilado de la presente invención se usa como un componente en un dispositivo de BiCMOS. Por tanto, el condensador Poli-Poli/MOS apilado de la presente invención, puede ser usado en combinación con dispositivos semiconductores de óxido de metal complementarios (CMOS, dispositivos bipolares, condensadores o cualquier otro dispositivo similar que esté típicamente presente en un dispositivo BiCMOS. Ese tipo de condensador es extremadamente útil en aplicaciones de señales integradas y mezcladas.
Según una realización más de la presente invención se proporciona un condensador Poli-Poli/MOS apilado que comprende un sustrato semiconductor que tiene una región N+ formada en una superficie del mismo, un óxido de puerta formado sobre el sustrato semiconductor que se extiende sobre la región N+; una capa de polisilicio N+ formada sobre al menos la capa de óxido de puerta; una capa de dieléctrico formada sobre la capa de polisilicio N+; y una capa (22) de polisilicio de SiGe P+ formada sobre la capa de dieléctrico.
Otro aspecto de la presente invención se refiere a un procedimiento de fabricación del condensador Poli-Poli/MOS apilado anteriormente definido. El procedimiento de la presente invención puede ser ejecutado fácilmente en los esquemas de procedimiento de BiCMOS existentes para proporcionar un dispositivo de BiCMOS que incluya al menos el condensador Poli-Poli/MOS apilado de la presente invención en el mismo como uno de los componentes del dispositivo. Concretamente, el método de la presente invención comprende las operaciones de:
(a) formar una capa de óxido sobre una superficie de un sustrato semiconductor que contenga una región de primer tipo de conductividad, recubriendo dicha capa de óxido dicha región de primer tipo de conductividad;
(b) formar una primera capa de polisilicio sobre al menos dicha capa de óxido, estando dicha primera capa de polisilicio adulterada con un adulterante de tipo N o P;
(c) formar una capa de dieléctrico sobre dicha primera capa de polisilicio; y
(d) formar una segunda capa de polisilicio sobre dicha capa de dieléctrico, estando adulterada dicha capa de polisilicio con el mismo o diferente adulterante que la primera capa de polisilicio.
Adecuadamente, la capa de óxido se forma mediante un procedimiento de deposición seleccionado del grupo compuesto de CVD, CVD ayudado por plasma y deposición iónica, y más adecuadamente la capa de óxido se forma utilizando un procedimiento de crecimiento térmico. La primera capa de polisilicio puede ser formada utilizando un procedimiento de deposición y una operación de implantación iónica, o puede ser formada utilizando un procedimiento de deposición del adulterante in situ. La capa dieléctrica es preferiblemente un óxido de alta temperatura formado mediante un procedimiento de deposición de vapor químico en caliente, rápido. Adecuadamente, la segunda capa de polisilicio se forma utilizando un procedimiento de deposición y una operación de implantación de iones, o puede ser formada utilizando un procedimiento de deposición del adulterante in situ. El procedimiento puede incluir también la formación de espaciadores de nitruro sobre al menos las paredes laterales opuestas de la capa de dieléctrico y la segunda capa de polisilicio, y en particular en donde los espaciadores de nitruro se forman mediante un procedimiento de deposición de vapor químico térmico rápido a una temperatura de alrededor de 700ºC.
El método anterior puede incluir una operación de cableado y/o una operación de pasivación que tenga lugar después de la operación (d) anterior. La operación de cableado incluye cableado en paralelo o cableado en serie. Cableando en paralelo, el electrodo superior, es decir, la segunda capa de polisilicio, del condensador Poli-Poli se acopla a la placa de base, es decir, a la región del primer tipo de conductividad, del condensador MOS a través de un primer nodo eléctrico, y la primera capa de polisilicio se acopla a un segundo nodo eléctrico. En el cableado en serie, el electrodo superior del condensador Poli-Poli o la placa de base del condensador Poli-Poli se acopla a un primer nodo eléctrico y la región del primer tipo de conductividad se acopla a un segundo nodo eléctrico.
Preferiblemente, la segunda capa de polisilicio se acopla al primer nodo eléctrico y la primera capa de polisilicio es una capa de polisilicio flotante.
La invención se describirá ahora, a modo de ejemplo, con referencia a las figuras 1 a 4 de los dibujos que se acompañan que muestran las diversas operaciones de tratamiento que se emplean en la presente invención en la fabricación de un condensador Poli-Poli/MOS apilado. Se ha de tener en cuenta que los dibujos muestran solamente la región de condensador de un dispositivo BiCMOS, habiendo sido omitidas las regiones de dispositivo bipolares y las regiones de dispositivo de CMOS por claridad.
Se ha de tener en cuenta que en los dibujos que se acompañan los elementos similares y que se corresponden, son designados con los mismos números de referencia.
Haciendo referencia en primer lugar a la figura 4 que ilustra un condensador Poli-Poli/MOS apilado de la presente invención. Se ha de tener en cuenta, que el condensador apilado mostrado en el dibujo representa una región de dispositivo de un dispositivo BiCMOS. Otras regiones del dispositivo que incluyen regiones de dispositivo bipolares y regiones de dispositivo de CMOS pueden ser configuradas lindando con el condensador Poli-Poli/MOS mostrado en la figura 4. En atención a la simplicidad, las otras regiones de dispositivo de la estructura de BiCMOS han sido omitidas.
Concretamente, el condensador Poli-Poli/MOS apilado de la figura 4 comprende un sustrato 10 semiconductor que incluye regiones 14 y una región de un primer tipo de conductividad 12 formada en el sustrato entre las dos regiones de aislamiento. Aunque las dos regiones de aislamiento de zanja se describen y representan en esta memoria, la presente invención contempla también otros tipos de regiones de aislamiento tales como LOCOS (oxidación local del silicio) que son fabricadas utilizando técnicas de tratamiento bien conocidas. Las regiones de aislamiento de zanja pueden incluir un material de revestimiento que alinee el fondo y las paredes laterales de la zanja y el material de relleno dieléctrico. El condensador Poli-Poli/MOS apilado incluye también una capa 16 de óxido que se forma sobre la superficie del sustrato para recubrir así la región 12. Una primera capa de polisilicio (adulterado N o P) 18 se forma al menos sobre una capa 16 de óxido; una capa dieléctrica 20 se forma sobre una primera capa 18 de polisilicio, y una segunda capa de polisilicio (adulterada N o P) se forma sobre la capa 20 de dieléctrico. En la figura 4 se muestran espaciadores opcionales 24 sobre una porción superior de la segunda capa 22 de polisilicio así como las paredes laterales de la segunda capa 22 de polisilicio y la capa 20 de dieléctrico. Los espaciadores opcionales 24 incluyen espaciadores de nitruros que se configuran utilizando una técnica de deposición de vapor química térmica rápida (RTCVD) en la que la temperatura de deposición es de alrededor de 700ºC, así como espaciadores de nitruro configurados mediante cualquier otra técnica.
En la estructura de condensador apilado mostrada en la figura 4, los números 12, 16 y 18 de referencia representan componentes del condensador MOS, mientras que los números 18, 20 y 22 representan componentes del condensador de Poli-Poli. El número 18 de referencia, es decir la primera capa de polisilicio, es un elemento común que es compartido por el condensador MOS y el condensador Poli-Poli. La primera capa de polisilicio sirve por tanto como el electrodo superior del condensador de MOS así como también como la placa de base del condensador Poli-Poli.
El método y los materiales usados en la fabricación del condensador Poli-Poli/MOS apilado de la figura 4 se describirán ahora con más detalle haciendo referencia a la descripción que sigue. La figura 1 ilustra una estructura de semiconductor inicial que puede ser empleada en la operación (a) de la presente invención. Concretamente, la estructura inicial mostrada en a figura 1 comprende un sustrato 10 semiconductor que tiene regiones 14 de aislamiento de zanja y una región de un primer tipo 12 de conductividad, es decir, una región de difusión muy adulterada. La expresión "muy adulterada" se usa en esta memoria para designar un concentración de adulterante de alrededor de 1\times10^{19} átomos/cm^{3} o superior. El presente adulterante en la región 12 puede ser un adulterante tipo N o P dependiendo del dispositivo que se desea fabricar. En una realización preferida de la presente invención, la región 12 es una región N+ con mucho adulterante. La estructura en la figura 1 incluye también una capa 16 de óxido que está formada sobre la superficie del sustrato para recubrir la región de tipo de primera conductividad.
El sustrato 10 se compone de cualquier material semiconductor incluyendo, pero sin limitarse al: Si, Ge, SiGe, GaAs, InAs, InP y todos los demás compuestos semiconductores III/V. Los sustratos estratificados que comprenden los mismos o un material semiconductor diferente, por ejemplo, Si/SiGe o Si/SiO_{2}/Si (SOI), se contemplan también en la presente invención. De estos materiales semiconductores, se prefiere que el sustrato esté compuesto de Si. El sustrato puede ser un sustrato de tipo p o un sustrato de tipo n dependiendo del tipo de dispositivo MOS que está presente en la estructura de BiCMOS final.
La estructura mostrada en la figura 1 menos la capa 16 de óxido se configura utilizando operaciones convencionales que son bien conocidas en la técnica. Por ejemplo, la región 12 se forma mediante la implantación de iones convencionales y las regiones 14 de aislamiento de zanja se forman mediante técnicas de aislamiento de zanja convencionales bien conocidas en la técnica. Puesto que tales operaciones de tratamiento son bien conocidas en la técnica, no se proporciona una descripción detallada de las mismas en esta memoria. Se ha de tener en cuenta que las operaciones de tratamiento que siguen, usadas en la formación del condensador Poli-Poli/MOS, pueden ser utilizadas en cualquier momento durante la fabricación del dispositivo de BiCMOS. Es decir, las operaciones siguientes de fabricación del condensador Poli-Poli/MOS apilado de la presente invención pueden estar integradas dentro de cualquier esquema de tratamiento BiCMOS de la técnica anterior durante cualquiera de las operaciones del procedimiento.
La capa 16 de óxido se forma sobre la superficie del sustrato que utiliza un procedimiento de deposición convencional tal como deposición de vapor química (CVD), CVD ayudada por plasma, deposición iónica, o alternativamente puede ser desarrollada térmicamente una capa 16 de óxido.
Seguidamente a la formación de la capa de óxido, una primera capa de polisilicio 18 (Véase la figura 2) se forma entonces sobre la capa 16 de óxido. Por tanto, la primera capa de polisilicio se forma de modo que rodea, es decir, encapsula, la capa de óxido. La primera capa 18 de polisilicio es una capa muy adulterada. Concretamente, la primera capa 18 de polisilicio contiene impurezas de tipo N o P con una concentración de alrededor de 1\times10^{19} átomos/cm^{3} o superior. Más preferiblemente, la concentración del adulterante presente en la primera capa de polisilicio es de alrededor de 1\times10^{20} a alrededor de 1\times10^{23} átomos/cm^{3}. En una realización de la presente invención, la primera capa de polisilicio está compuesta de SiGe. En otra realización de la presente invención, la primera capa de polisilicio es una capa N+ muy adulterada.
La primera capa de polisilicio mostrada en la figura 2 se configura utilizando técnicas de deposición convencionales bien conocidas en la técnica que incluyen, pero no se limitan a: CVD, CVD ayudada por plasma, deposición iónica, revestimiento por centrifugación, evaporación y otros procedimientos de deposición similares. La adulteración puede producirse después de la deposición de la capa de polisilicio utilizando una operación de implantación de iones convencional, o alternativamente, la adulteración puede efectuarse in situ utilizando un procedimiento de deposición de adulteración in situ. Seguidamente a la formación de la capa de polisilicio (adulterado o no adulterado), la capa de polisilicio puede opcionalmente ser modelada utilizando una técnica de modelado convencional que incluye la litografía y el grabado químico. La operación de grabado químico usada en este momento del procedimiento es un procedimiento de grabado iónico reactivo (RIE) que es muy selectivo en la eliminación del polisilicio en comparación con el SiO_{2}. Cualquiera de las porciones expuestas de la capa 16 de óxido puede ser eliminada en este momento utilizando un procedimiento de grabado químico húmedo.
\newpage
El espesor de la primera capa 18 de polisilicio no es crítico para la presente invención, pero típicamente la primera capa de polisilicio tiene un espesor de alrededor de 1000 a alrededor de 2000 \ring{A}. De nuevo se insiste en que la primera capa de polisilicio es el electrodo superior del condensador MOS así como la placa de base del condensador Poli-Poli.
La operación siguiente de la presente invención se muestra en la figura 3. Concretamente, la figura 3 muestra la formación de la capa 20 de dieléctrico sobre la superficie de la primera capa 18 de polisilicio. La capa de dieléctrico se forma utilizando cualquier técnica de deposición convencional tal como CVD, CVD ayudada por plasma, deposición iónica, revestimiento centrifugado, y similares. Cualquier material adecuado que sea capaz de servir como un dieléctrico entre la primera capa de polisilicio y la segunda capa de polisilicio puede ser empleado en la presente invención como capa 20 de dieléctrico. El dieléctrico puede ser un material de constante dieléctrica elevada (k>7) o un material de constante dieléctrica baja (k=7 o menor). Ejemplos ilustrativos de algunos materiales de dieléctrico que pueden ser empleados en la presente invención incluyen, pero no se limitan a: SiO_{2}, Si_{2}N_{4}, poliamidas, polímeros que contienen Si, titanato de estroncio bárico, TiO_{2}, Ta_{2}O_{5} y otros materiales dieléctricos similares.
En una realización de la presente invención, la capa 20 de dieléctrico es un óxido de alta temperatura. Concretamente, el óxido de alta temperatura se forma utilizando un procedimiento de CVD térmico rápido descrito en la solicitud de Patente de EE.UU. anteriormente mencionada.
El espesor de la capa de dieléctrico varía dependiendo de los requisitos de capacitancia del dispositivo que ha de ser fabricado posteriormente. Típicamente, no obstante, la capa 20 de dieléctrico tiene un espesor de alrededor de 30 a alrededor de 1000 \ring{A}, con un espesor comprendido entre alrededor de 100 y alrededor de 200 \ring{A} que es el más preferido.
Seguidamente, como se muestra en la figura 4, una segunda capa 22 de polisilicio está formada sobre la capa 20 de dieléctrico. Como la primera capa 18 de polisilicio, la segunda capa 22 de polisilicio es una capa muy adulterada que contiene un adulterante de tipo N o P con una concentración de alrededor de 1\times10^{19} átomos/cm^{3} o superior. Más preferiblemente, la concentración de adulterante presente en la segunda capa de polisilicio es de alrededor de 1\times10^{20} a alrededor de 1\times10^{23} átomos/cm^{3}. El adulterante presente en la segunda capa de polisilicio puede ser el mismo o diferente al que está presente en la primera capa de polisilicio. En una realización preferida de la presente invención, el adulterante presente en la segunda capa de polisilicio difiere del adulterante presente en la primera capa de polisilicio. En otra realización muy preferida de la presente invención, la segunda capa de polisilicio está compuesta de SiGe (adulterado N o P. En otra realización todavía de la presente invención, la segunda capa de polisilicio es una capa de SiGe muy adulterada P+.
La segunda capa de polisilicio mostrada en la figura 4 se forma utilizando técnicas de deposición convencionales bien conocidas en la técnica que incluyen, pero no se limitan a: CVD, CVD ayudada por plasma, deposición iónica, revestimiento por centrifugación, evaporación y otros procedimientos de deposición. La adulteración puede producirse después de la deposición de la capa de polisilicio utilizando una operación de implantación de iones convencional, o alternativamente, la adulteración se puede producir in situ utilizando un procedimiento de deposición de adulterante in situ convencional. Seguidamente a la formación de la segunda capa de polisilicio (adulterada o no adulterada), la capa de polisilicio puede opcionalmente ser modelada utilizando una técnica de modelación convencional que incluye la litografía y el grabado químico. La operación de grabado usada en este punto del procedimiento es muy selectiva en la eliminación del polisilicio en comparación con el material dieléctrico.
El espesor de la segunda capa 22 de polisilicio no es crítico para la presente invención y puede ser el mismo o diferente comparado con el de la primera capa de polisilicio. Concretamente, la segunda capa de polisilicio tiene un espesor de alrededor de 500 a alrededor de 3000 \ring{A}. Se ha de tener en cuenta que la segunda capa de polisilicio es el electrodo superior del condensador Poli-Poli.
La figura 4 muestra también la presencia de espaciadores 24 de nitruro opcionales que se configuran utilizando técnicas de deposición convencionales y grabado químico. Los espaciadores de nitruro opcionales pueden ser también configurados utilizando una técnica de RTCVD en la que la temperatura de deposición es de alrededor de 700ºC. La operación de grabado usada en este caso de la presente invención es muy selectiva en el nitruro de eliminación en comparación con el polisilicio.
Seguidamente a la formación del condensador Poli-Poli/MOS apilado pueden ser efectuadas otras operaciones del procedimiento que se usa en la fabricación de otras regiones del dispositivo de BiCMOS.
El condensador apilado mostrado en la figura 4 puede ser cableado utilizando técnicas de cableado bien conocidas por los expertos en la técnica para configurar un condensador de alta capacidad o un condensador de alta tensión. Concretamente, un condensador de alta capacidad puede ser obtenido acoplando una segunda capa 22 de polisilicio y la región 12 a un primer nodo eléctrico y acoplando la primera capa de polisilicio, por ejemplo, la capa 18, a un segundo nodo eléctrico que sea capaz de polarizar la primera capa de polisilicio. En esta configuración de cableado paralelo, la capacitancia del condensador apilado es igual a la suma de las capacitancias del condensador MOS y del condensador Poli-Poli.
\newpage
Alternativamente, un condensador de alta tensión puede ser configurado acoplando la segunda capa 22 de polisilicio o la primera capa 18 de polisilicio a un primer nodo eléctrico y acoplando la placa de base del condensador MOS, es decir, la región 12 a un segundo nodo eléctrico. En una realización preferida, la segunda capa 22 de polisilicio se acopla a un primer nodo eléctrico, la región 12 se acopla a un segundo nodo eléctrico, y la primera capa 18 de polisilicio es una capa de polisilicio flotante. En esta serie de configuraciones de cableado, la capacitancia tiene una relación inversa entre los dos condensadores y el condensador apilado resultante puede ser usado en aplicaciones de tensión más alta que cuando cualquiera de los condensadores se usa separadamente.

Claims (10)

1. Un condensador Poli-Poli/MOS apilado comprende:
un sustrato (10) semiconductor que tiene una región de un primer tipo (12) de conductividad presente en una superficie del mismo;
un óxido (16) de puerta presente encima de dicha región de primer tipo de conductividad;
una primera capa (18) de electrodo, no estando dicha primera capa (18) de electrodo en contacto con dicha región de primer tipo (12) de conductividad y que sirve como ambos, un electrodo superior de un semiconductor de óxido de metal y una electrodo de base de un condensador;
una capa (20) de dieléctrico presente sobre una porción de dicha primera capa (18) de electrodo; y
una segunda capa (22) de electrodo presente en dicha capa (20) de dieléctrico, sirviendo dicha segunda capa (22) de electrodo como un electrodo superior de dicho condensador,
caracterizado porque la primera capa (18) de electrodo encapsula las superficies vertical y horizontal expuestas de dicho óxido (16) de puerta y al menos una de dichas primera y segunda capas (18, 22) de electrodo que comprenden SiGe.
2. El condensador Poli-Poli/MOS apilado de la reivindicación 1, en el que dicho sustrato semiconductor (10) es un material semiconductor seleccionado del grupo compuesto de Si, Ge, SiGe, GaAs, InP, Si/SiGe y Si/SiO_{2}/Si.
3. El condensador Poli-Poli/MOS apilado de la reivindicación 1, en el que dicho sustrato (10) semiconductor incluye regiones (14) de aislamiento de zanja.
4. El condensador Poli-Poli/MOS apilado de la reivindicación 1, en el que dicho primer electrodo (18) está compuesto de SiGe.
5. El condensador Poli-Poli/MOS apilado de la reivindicación 1, en el que dicha primera capa (18) de electrodo está compuesta de polisilicio N+.
6. El condensador Poli-Poli/MOS apilado de la reivindicación 1, que comprende además espaciadores (24) de nitruro formados al menos sobre paredes laterales expuestas de la capa (20) de dieléctrico y la segunda capa (22) de electrodo.
7. El condensador Poli-Poli/MOS apilado de la reivindicación 1, en el que dicha segunda capa (22) de electrodo y dicha región de primer tipo (12) de conductividad están acopladas a un primer nodo eléctrico y dicha primera capa de electrodo está acoplada a un segundo nodo eléctrico.
8. El condensador Poli-Poli/MOS apilado de la reivindicación 1, en el que dicha segunda capa (22) de electrodo está compuesta de SiGe.
9. Un dispositivo de BiCMOS que comprende al menos el condensador apilado de la reivindicación 1.
10. El dispositivo de BiCMOS de la reivindicación 9, que comprende además al menos un dispositivo CMOS y al menos un dispositivo bipolar.
ES01000026T 2000-04-17 2001-02-22 Condensador apilado y metodo de fabricacion del condensador apilado. Expired - Lifetime ES2281379T3 (es)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US551168 2000-04-17
US09/551,168 US6507063B2 (en) 2000-04-17 2000-04-17 Poly-poly/MOS capacitor having a gate encapsulating first electrode layer

Publications (1)

Publication Number Publication Date
ES2281379T3 true ES2281379T3 (es) 2007-10-01

Family

ID=24200135

Family Applications (1)

Application Number Title Priority Date Filing Date
ES01000026T Expired - Lifetime ES2281379T3 (es) 2000-04-17 2001-02-22 Condensador apilado y metodo de fabricacion del condensador apilado.

Country Status (12)

Country Link
US (2) US6507063B2 (es)
EP (1) EP1148557B1 (es)
JP (1) JP2002009163A (es)
KR (1) KR20010096611A (es)
CN (1) CN1184698C (es)
AT (1) ATE360890T1 (es)
DE (1) DE60128028T2 (es)
ES (1) ES2281379T3 (es)
IL (1) IL140565A0 (es)
MY (1) MY133800A (es)
SG (1) SG107561A1 (es)
TW (1) TW506043B (es)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6440811B1 (en) * 2000-12-21 2002-08-27 International Business Machines Corporation Method of fabricating a poly-poly capacitor with a SiGe BiCMOS integration scheme
MXPA03009967A (es) * 2001-05-31 2004-02-12 Procter & Gamble Mecanismo disparador para iniciar un cambio de fase en un elemento liquido variable.
JP2003224204A (ja) * 2002-01-29 2003-08-08 Mitsubishi Electric Corp キャパシタを有する半導体装置
KR100451517B1 (ko) * 2002-07-19 2004-10-06 주식회사 하이닉스반도체 반도체소자의 캐패시터 제조방법
JP2004228188A (ja) * 2003-01-21 2004-08-12 Renesas Technology Corp 半導体装置
TWI233689B (en) * 2003-04-14 2005-06-01 Samsung Electronics Co Ltd Capacitors of semiconductor devices including silicon-germanium and metallic electrodes and methods of fabricating the same
DE10324066A1 (de) * 2003-05-27 2004-12-30 Texas Instruments Deutschland Gmbh Stapelkondensator und Verfahren zur Herstellung eines solchen
CN1327525C (zh) * 2003-12-24 2007-07-18 上海宏力半导体制造有限公司 测量电容的结构与方法
EP1560269A1 (en) * 2004-01-30 2005-08-03 Alcatel MOS capacitor in an integrated semiconductor circuit
US7709313B2 (en) * 2005-07-19 2010-05-04 International Business Machines Corporation High performance capacitors in planar back gates CMOS
CN100446254C (zh) * 2005-12-15 2008-12-24 上海华虹Nec电子有限公司 半导体电容
US7821053B2 (en) * 2006-11-15 2010-10-26 International Business Machines Corporation Tunable capacitor
US7670920B2 (en) 2007-04-09 2010-03-02 Texas Instruments Incorporated Methods and apparatus for forming a polysilicon capacitor
KR100979001B1 (ko) * 2007-12-27 2010-08-30 주식회사 동부하이텍 커패시터 및 커패시터 제조 방법
CN102088001B (zh) * 2009-12-04 2013-10-09 中芯国际集成电路制造(上海)有限公司 快闪存储器及其制作方法
US8318575B2 (en) 2011-02-07 2012-11-27 Infineon Technologies Ag Compressive polycrystalline silicon film and method of manufacture thereof
US9112060B2 (en) 2011-03-23 2015-08-18 Freescale Semiconductor, Inc. Low-leakage, high-capacitance capacitor structures and method of making
US11009788B2 (en) 2011-09-09 2021-05-18 Centera Photonics Inc. Method for manufacturing optical electrical module and substrate of an optical electrical module
US9581772B2 (en) 2011-09-09 2017-02-28 Centera Photonics Inc. Optical electrical module used for optical communication
US9379202B2 (en) * 2012-11-12 2016-06-28 Nvidia Corporation Decoupling capacitors for interposers
CN104851776A (zh) * 2014-02-14 2015-08-19 中芯国际集成电路制造(上海)有限公司 MiS电容器结构及其制造方法
JP2016162904A (ja) * 2015-03-03 2016-09-05 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9905707B1 (en) * 2016-10-28 2018-02-27 Globalfoundries Inc. MOS capacitive structure of reduced capacitance variability
CN111180394B (zh) * 2018-11-13 2022-09-09 无锡华润上华科技有限公司 形成有电容器的半导体器件及其制造方法
KR20200113871A (ko) 2019-03-26 2020-10-07 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
US11257940B2 (en) * 2020-01-14 2022-02-22 Cree, Inc. Group III HEMT and capacitor that share structural features

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1602361A (en) * 1977-02-21 1981-11-11 Zaidan Hojin Handotai Kenkyu Semiconductor memory devices
US4246502A (en) * 1978-08-16 1981-01-20 Mitel Corporation Means for coupling incompatible signals to an integrated circuit and for deriving operating supply therefrom
US4805071A (en) * 1987-11-30 1989-02-14 Texas Instruments Incorporated High voltage capacitor for integrated circuits
JP2654393B2 (ja) * 1988-05-16 1997-09-17 株式会社日立製作所 半導体装置
US4914546A (en) * 1989-02-03 1990-04-03 Micrel Incorporated Stacked multi-polysilicon layer capacitor
JPH0389545A (ja) * 1989-08-31 1991-04-15 Sharp Corp 集積回路のためのキャパシタ
US5236859A (en) * 1990-06-05 1993-08-17 Samsung Electronics Co., Ltd. Method of making stacked-capacitor for a dram cell same
US5104822A (en) * 1990-07-30 1992-04-14 Ramtron Corporation Method for creating self-aligned, non-patterned contact areas and stacked capacitors using the method
US5082797A (en) * 1991-01-22 1992-01-21 Micron Technology, Inc. Method of making stacked textured container capacitor
US5206788A (en) * 1991-12-12 1993-04-27 Ramtron Corporation Series ferroelectric capacitor structure for monolithic integrated circuits and method
JP3120528B2 (ja) * 1992-01-29 2000-12-25 日本電気株式会社 半導体装置
KR940016805A (ko) * 1992-12-31 1994-07-25 김주용 반도체 소자의 적층 캐패시터 제조 방법
US5583359A (en) * 1995-03-03 1996-12-10 Northern Telecom Limited Capacitor structure for an integrated circuit
US5663088A (en) 1995-05-19 1997-09-02 Micron Technology, Inc. Method of forming a Ta2 O5 dielectric layer with amorphous diffusion barrier layer and method of forming a capacitor having a Ta2 O5 dielectric layer and amorphous diffusion barrier layer
DE19531629C1 (de) * 1995-08-28 1997-01-09 Siemens Ag Verfahren zur Herstellung einer EEPROM-Halbleiterstruktur
US5602051A (en) 1995-10-06 1997-02-11 International Business Machines Corporation Method of making stacked electrical device having regions of electrical isolation and electrical connection on a given stack level
KR100275544B1 (ko) 1995-12-20 2001-01-15 이계철 선택적 컬렉터 박막 성장을 이용한 초자기정렬 바이폴러 트랜지스터의 제조방법
US6072160A (en) * 1996-06-03 2000-06-06 Applied Materials, Inc. Method and apparatus for enhancing the efficiency of radiant energy sources used in rapid thermal processing of substrates by energy reflection
KR100413805B1 (ko) 1996-10-31 2004-06-26 삼성전자주식회사 누설전류를이용한매트릭스형다진법강유전체랜덤액세서메모리
US5918119A (en) 1997-12-08 1999-06-29 Taiwan Semiconductor Manufacturing Company, Ltd. Process for integrating MOSFET devices, comprised of different gate insulator thicknesses, with a capacitor structure
TW377512B (en) * 1998-02-06 1999-12-21 United Microelectronics Corp Capacitor for DRAM and the method of manufacturing the same
US6288419B1 (en) * 1999-07-09 2001-09-11 Micron Technology, Inc. Low resistance gate flash memory

Also Published As

Publication number Publication date
JP2002009163A (ja) 2002-01-11
IL140565A0 (en) 2002-02-10
US6507063B2 (en) 2003-01-14
CN1318869A (zh) 2001-10-24
DE60128028D1 (de) 2007-06-06
DE60128028T2 (de) 2008-01-03
SG107561A1 (en) 2004-12-29
ATE360890T1 (de) 2007-05-15
KR20010096611A (ko) 2001-11-07
EP1148557B1 (en) 2007-04-25
EP1148557A3 (en) 2003-08-27
TW506043B (en) 2002-10-11
US20020089008A1 (en) 2002-07-11
EP1148557A2 (en) 2001-10-24
US6833299B2 (en) 2004-12-21
CN1184698C (zh) 2005-01-12
MY133800A (en) 2007-11-30
US20030092239A1 (en) 2003-05-15

Similar Documents

Publication Publication Date Title
ES2281379T3 (es) Condensador apilado y metodo de fabricacion del condensador apilado.
TWI253171B (en) Method for making radom access memory capacitors in shallow trench isolation
JP3963970B2 (ja) Ｄｒａｍセルおよびその形成方法
US6171923B1 (en) Method for fabricating a DRAM cell structure on an SOI wafer incorporating a two dimensional trench capacitor
US6177699B1 (en) DRAM cell having a verticle transistor and a capacitor formed on the sidewalls of a trench isolation
US10083967B2 (en) Non-volatile memory device employing a deep trench capacitor
KR950003915B1 (ko) 반도체집적회로장치 및 그 제조방법
KR19980063505A (ko) 트렌치 캐패시터 및 그의 형성 방법과, 디램 저장 셀 형성 방법
JPH0430573A (ja) 半導体記憶装置
KR880003429A (ko) 다이내믹 반도체 메모리를 위한 트랜지스터-버랙터 장치 및 그 제조방법
KR20010014838A (ko) 실리콘상의 비결정성 유전체 커패시터
CN100557803C (zh) 包含电容器及较佳平面式晶体管的集成电路装置及制造方法
US5017998A (en) Semiconductor device using SOI substrate
JP2593524B2 (ja) 半導体装置の製造方法
JPS62257763A (ja) 半導体記憶装置
JP2006210512A (ja) 半導体装置、及び、半導体装置の製造方法
TW506121B (en) Circuit-arrangement with at least one capacitor and at least one transistor connected with the capacitor
JP2721157B2 (ja) 半導体装置
TWI284412B (en) Method for forming a trench capacitor in a substrate
US6144053A (en) Semiconductor device having a capacitor with a high dielectric constant film
EP0439634B1 (en) Method of manufacturing a semiconductor device including a trench capacitor
US6150207A (en) Method for fabricating a crown capacitor with rough surface
US20040106248A1 (en) Method of fabricating a semiconductor device
JPH01192164A (ja) 半導体装置とその製造方法
JP4559866B2 (ja) 半導体装置の製造方法