TW506043B - Method of fabricating a stacked poly-poly and MOS capacitor using a SiGe integration scheme - Google Patents

Description

經濟部智慧財產局員工消費合作社印制衣 506043 A7 B7_ 五、發明說明（1) _ 發明領域 本發明係有關一種BiCMOS亦即雙極性互補金氧半導體 基材（CMOS)裝置_，以及特別係關於其中其電容器組件包含 堆疊多晶矽-多晶矽（Poly-Poly)/金氧半導體（MOS)電容器 ， 之BiCMOS裝置。本發明也提供一種製造一堆疊Poly-Poly/MOS電容器之方法，其中其處理步驟可整合於多種 BiCMOS整合方案。 發明背景 半導體裝置製造領域中，CMOS(互補金氧半導體）以及 BiCMOS(雙極性裝置與互補金氧半導體）技術廣用於將高度 複雜的類比-數位子系統整合至單一晶片上。此等子系統典 型要求高精度電容器。 可利用若干類型電容器包括Poly-Poly電容器，MOS電 容器（於業界也稱作擴散-多晶矽電容器），以及金屬-金屬電 容器。爲了滿足今日積體電路世代的高精度電容器要求， ： Poly-Poly電容器的使用漸增。 儘管Poly-Poly電容器具有高精度，但該種電容器在高 成本與理想的電容器特徵間需要折衷，原因在於其相對容 易建構且具有比MOS電容器更優異的電氣特徵，但其電氣 比金屬-金屬電容器低劣。但金屬-金屬電容器比Poly-Poly 電容器遠更難以製造。 此外，已知Poly-Poly電容器具有比MOS電容器更爲呈 線性的V-C關係。MOS電容器用的電介質係來自於氧化物 以熱方式生長於高度摻雜之擴散區。相反地，Poly-Poly電 i -4- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----------裝--------訂-------- (請先閱讀.背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印制衣 506043 ΚΙ Β7__ 五、發明說明（2) ~ 容器之電介質通常爲沈積的CVD氧化物，由於可靠度要求 造成形成的氧化物係比使用熱氧化物更厚。因此，對MOS 電容器通常可獲得比Poly-Poly電容器更高的電容値。 有鑑於前文有關Poly_Poly電容器的説明，若發展出每 單位面積具有改良電容的Poly-Poly電容器則極爲有利。 此項目標於本發明經由堆疊Poly-Poly電容器於MOS電容 器頂上而達成。此種電容器極其可用於整合與混合信號應 發明概述 本發明之一目的係提供一種BiCMOS裝置其包括至少一 堆疊Poly-Poly/MOS電容器於其中。 本發明之另一目的係提供一種堆疊Poly-Poly/MOS電容 器其具有關聯的高電容。 發明之又一目的係提供一種堆疊Poly-Poly/MOS電容器 其具有關聯的南電壓。 本發明之又另一目的係提供一種堆疊Poly-Poly/MOS電 容器其可利用容易整合於既有BiCMOS處理方案之製程步 驟而製造。 此等及其它目的及優點可於本發明經由利用M0S電容器 之頂電極作爲Poly-Poly電容器之底電極將一 Poly-Poly 電容器形成於一 MOS電容器上方而達成。 於本發明之一特徵方面，提供一種具有前述結構特徵之 堆疊Poly-Poly/MOS電容器。特別本發明之堆疊Poly-Poly/MOS電容器包含： -5- 本紙張尺度適用中國國家標準(CNS)A4規格（210 X 297公釐） ----------I 裝---------訂-------I (請先閱讀背面之注意事項再填寫本頁) 506043 A7 B7_ 五、發明說明（3)— 一半導體基材具有一第一導電型之區形成於其表面上； (請先閱讀.背面之注意事項再填寫本頁) 一閘極氧化物形成於該半導體基材上且係覆於該第一導 電型區上； _ 一第一多晶石夕層至少形成於閘極氧化物層上，第一多晶 矽層係摻雜N或P型掺雜劑； 一電介質層形成於第一多晶珍層上；以及 一第二多晶矽層形成於電介質層上，該第二多晶矽層係 掺雜與第一多晶珍層相同或相異的掺雜劑。 注意第一多晶矽層係作爲MOS電容器的頂電極以及作爲 Poly-Poly電容器的底板亦即底電極。 本發明之一具體實施例中，第一多晶矽層或第二多晶矽 層係由S i G e組成。 本發明之高度較佳具體實施例中，第二多晶矽層係由 SiGe組成。 經濟部智慧財產局員工消費合作社却制衣 本發明之另一具體實施例中，第二多晶矽層以及第一導 電型區係耦合至第一電節點，以及第一多晶矽層係耦合至 第二電節點。此種並聯佈線配置中，本發明之堆疊Poly-Poly/MOS電容器係用作爲高電容電容器，原因在於堆疊 電容器之總電容係等於個別電容器亦即M0S電容器以及 Poly-Poly電容器的電容總和。 本發明之又另一具體實施例中，電容器之第一或第二多 晶矽層係耦合至第一電節點，以及具有第一導電型之該區 係耦合至第二電節點。此種_聯佈線配置中，本發明之堆 疊Poly-Poly/MOS電容器係作爲高電壓電容器之用，原因 -6- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) 經濟部智慧財產局員工消費合作社印製 506043 A7 B7_ 五、發明說明（4) ^ 在於二電容器間存在有倒數電容關係。 注意本發明之堆疊P〇ly-P〇ly/MOS電容器係用作爲 BiCMOS裝置之_組件。如此，本發明之堆疊Poly_ Poly/MOS電容器可結合習知互補金氧半導體（CMOS)裝 置、雙極性裝置、電容器或任何其它典型存在於BiCMOS 裝置之類似裝置使用。 本發明之另一特徵方面係有關一種製造前述堆疊Poly-Poly/MOS電容器之方法。本發明方法容易整合於現有 BiCMOS處理方案執行，因而提供一種BiCMOS裝置其包 括至少本發明之堆疊Poly-Poly/MOS電容器於其中作爲裝 置組件之一。特別本發明方法包含下列步驟： (a) 形成一層氧化物層於一種含有一區具有第一導電型之 區的半導體基材表面上，該氧化物層係覆於該第一導電型 區上方； (b) 形成一層第一多晶秒層於至少該氧化物層上，第一多 晶矽層係摻雜N或P型摻雜劑； (c) 形成一層電介質層於第一多晶碎層上；以及 (d) 形成一層第二多晶矽層於電介質層上，該第二多晶矽 層係掺雜與第一多晶矽層相同或相異的摻雜劑。 前述方法於如上步驟（d)之後可包括一佈線步驟及/或一鈍 化步驟。佈線步驟包括並聯佈線或_聯佈線。並聯佈線 中，Poly-Poly電容器之頂電極亦即第二多晶梦層係經由第 一電節點耦合至M0S電容器底板，亦即具有第一導電型該 區；以及第一多晶矽層係耦合至第二電節點。串聯佈線 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ----------* 裝 --------訂-------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 506043 A7 B7_ 五、發明說明（5) ‘ 時，Poly-Poly電容器之頂電極或Poly-Poly電容器之底 板係耦合至第一電節點，而具有第一導電型之該區係耦合 至第二電節點。_ 圖式之簡單説明 圖1-4顯示採用於本發明用以製造本發明之堆疊Poly-Poly/MOS電容器之多個處理步驟。注意附圖僅顯示 BiCMOS裝置之電容器區而雙極性裝置區以及CMOS裝置 區被刪除以求清晰。 發明之詳細説明 現在參照本案附圖説明本發明提供一種堆疊Poly-Poly/MOS電容器及其製法之進一步細節。注意於附圖中 類似且對應的元件係以相同的參考編號標示。 首先參照圖4，舉例説明本發明之基本堆疊Poly-Poly/MOS電容器。注意該圖所示堆疊電容器表示 BiCMOS裝置之一個裝置區。其它裝置區包括雙極性裝置 區以及CMOS裝置區可形成毗鄰圖4所示之堆疊Poly_ Poly/MOS電容器。爲求簡明，刪除BiCMOS結構的其它 裝置區。 特別圖4之堆疊Poly-Poly/MOS電容器包含一半導體基 材10其包括溝渠隔離區14以及第一導電型區12形成於基 材上介於二溝渠隔離區間。雖然溝渠隔離區敘述且説明於 此處，但本發明意圖涵蓋利用眾所周知的處理技術製造其 它類型隔離區例如LOCOS(矽之局部氧化）。溝渠隔離區可 包括一種襯墊材料其襯於溝渠底部及側壁以及一種電介質 -8- ffl t m m ^ (CNS) A4 (210 x 297 ) n (n n n i««i I I · n I— n an 1· n 一：口τ I n n n a^i n n I (請先閱讀背面之注意事項再填寫本頁) 506043 經濟部智慧財產局員工消費合作社印制衣 ΚΙ Β7五、發明說明（6) _ 填補材料。堆疊Poly_Poly/MOS電容器也包括一層氧化物 : 層16形成於基材表面上因而覆蓋於區12上方。第一多晶 矽層（N或P摻雜）1_8至少形成於氧化物層16上；電介質層 20形成於第一多晶矽層18上；以及第二多晶矽層（N或P 掺雜）22形成於電介質層20上。圖4中，選擇性間隔件24 形成於第二多晶矽層22頂部以及第二多晶矽層22與電介 質層20之侧壁上。選擇性之間隔件24包括氮化物間隔 件，氮化物間隔件係利用快速熱化學氣相沈積（RTCVD)技 術製造，其中沈積溫度爲約70〇°C，以及包括藉任何其它 技術形成的氮化物間隔件。 圖4所示堆疊電容器結構中，參考編號12、16及18表 示MOS電容器的組件，而參考編號18、20及22表示 Poly-Poly電容器組件。參考編號18亦即第一多晶矽層爲 由M0S電容器以及Poly-Poly電容器所共用的共通元件。 如此第一多晶矽層係作爲M0S電容器的頂電極同時也作爲 Poly-Poly電容器底板。 現在參照後文説明敘述製造圖4所示堆疊Poly-Poly/MOS電容器使用的方法及材料。圖1顯示可用於本 發明之步驟（a)之最初半導體結構體。特別圖1所示初步結 構包含半導體基材10具有溝渠隔離區14以及第一導電型 區12，亦即高度掺雜的擴散區。「高度掺雜」一詞用於此 處表示掺雜劑濃度約爲lxlO19原子/立方厘米或以上。依據 欲製造的裝置而定，存在於區12之摻雜結構爲N或P型摻 雜劑。本發明之較佳具體實施例中，區12爲重度摻雜N+ -9 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) 裝 . 0 經濟部智慧財產局員工消費合作社印制衣 506043 A7 •-—____ B7___ 五、發明說明（7) ‘ 區。圖1結構也包括氧化物層16，氧化物層係形成於基材 表面上因而覆於第一導電型區上方。 基材10係由任一種半導體材料包括但非限於Si、Ge、 SiGe、GaAs、InAs、ιηρ以及所有其它ΠΙ/ν半導性化合 物組成。包含相同或相異半導性材料之層狀基材例如 Si/SiGe或Si/Si02/Si(S0I)也預期含括於本發明。此等半 導性材料中，較佳基材係由矽組成。依據欲存在於最終 BiCMOS結構的MOS裝置類型而定，基材可爲p型基材 或η型基材。 圖1顯示的結構扣除氧化物層16係利用業界人士眾所周 知的習知步驟形成。例如區12係藉習知離子植入形成，而 溝渠隔離區14係藉業界眾所周知的習知溝渠隔離技術形 成。由於此等製程步驟爲業界眾所周知故此處不再提供其 相關細節説明。須注意下列用以形成P〇ly-P〇ly/M〇S電容 器之製程步驟可於BiCMOS裝置製造中的任何時間使用。 換言之，下列製造本發明之堆疊P〇ly-P〇ly/MOS電容器之 各步驟可於製程之任何步驟期間整合於任何先前技術之 BiCMOS製程方案中。 氧化物層16係利用習知沈積方法例如化學氣相沈積 (CVD)、電漿輔助CVD、濺鍍方法形成於基材表面上；或 另外，氧化物16可藉加熱生長。 於形成氧化物層後，第一多晶矽層18(參考圖2)隨後形 成於氧化物層16上。如此形成第一多晶碎層其環繞亦即包 囊氧化物層。第一多晶碎層18爲重度掺雜層。特別第一多 -10- 本紙張尺度適用中國國家標準（CNS)A4規袼（210 X 297公釐） -----------裝--------訂-------I (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 506043 A7 ___B7_ 五、發明說明（8) · 晶矽層18含有N或P型摻雜劑之濃度係由約lxlO19至約 5xl021原子/立方厘米或以上。更佳存在於第一多晶矽層之 掺雜劑濃度係由約_lxl〇2()至约lxlO21原子/立方厘米。本 發明之一具體實施例中，第一多晶矽層係由SiGe組成。本 發明之另一具體實施例中，第一多晶矽層爲重度摻雜的N+ 層0 圖2顯示的第一層多晶矽層係利用業界眾所周知的習知 沈積技術形成，此等技術包括但非限於：CVD，電漿輔助 CVD，濺鍍，旋塗，蒸鍍等沈積方法形成。摻雜可利用習 知離子植入步骤於多晶石夕層沈積之後進行；或另外，掺雜 可利用習知原位摻雜沈積方法而於原位進行。於形成多晶 矽層（掺雜或未經掺雜）後，多晶矽層可選擇性利用習知圖樣 化技術包括光刻術及蚀刻術圖樣化。用於製程的此點之蝕 刻步驟爲一種反應性離子蝕刻（RIE)方法，該種方法對多晶 矽的去除比較對氧化矽的去除上具有高度選擇性。氧化物 層16之任何暴露部份可於此點利用化學濕蝕刻方法去除。 第一多晶矽層18之厚度對本發明而言並無特殊限制，典 型第一多晶矽層具有厚度由约1000至約2000埃。再度強 度第一多晶矽層作爲MOS電容器的頂層同時也作爲Poly-Poly電容器的底板。 本發明之次一步驟顯示於圖3。特別圖3顯示電介質層 20形成於第一多晶碎層18表面上。電介質層係利用任一 種習知沈積技術形成，例如CVD、電漿輔助CVD、濺 鏡、蒸艘、旋塗等。任一種可作爲第一多晶梦層與第二多 -11 - 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ----------丨^^--裝--------訂—------ (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 506043 A7 B7_ 五、發明說明（9) _ 晶矽層間的電介質的適當材料皆可用於本發明作爲電介質 層20。電介質可爲高介電常數材料（k>7)或低介電常數材 料（k=7或以下）。本發明有用之若干電介質材料範例包括但 非限於：氧化矽，氮化矽，聚醯胺類，聚醯亞胺類，含矽 聚合物，鳃鈦酸鋇，氧化鈦，五氧化二妲及其它類似電介 質材料。 本發明之一具體實施例中，電介質層20爲高溫氧化物， 例如利用同在審查中且同樣讓與本受讓人之美國專利案第 09/512,721號申請日2000年2月24日（内容併述於此以 供參考）所述方法形成。特別高溫氧化物係利用前述美國專 ， 利申請案所述快速熱CVD方法形成。 電介質層厚度係依隨後欲製造的裝置電容要求改變。但 典型電介質層20具有厚度约30至約1000埃，以厚度约 100至约200埃爲更高度較佳。 其次如圖4所示，第二多晶矽層22形成於電介質層20 上。類似第一多晶矽層18，第二多晶矽層22爲含有N或 P型摻雜劑濃度爲約lxlO19原子/立方厘米或以上的重度摻 雜層。更佳存在於第二多晶矽層之掺雜劑濃度係由約 lxl02G至約lxl021原子/立方厘米。存在於第二多晶矽層 之摻雜劑可與存在於第一多晶矽層之摻雜劑相同或相異。 本發明之較佳具體實施例中，存在於第二多晶矽層之摻雜 ^ 劑係與存在於第一多晶矽層之摻雜劑不同。本發明之另一 高度較佳具體實施例中，第二多晶矽層係由SiGe(N或P 摻雜）組成。本發明之又另一具體實施例中，第二多晶矽層 -12 - — 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) ---------I^w« I ^ *-------訂-------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印制衣 506043 A7 B7_ 五、發明說明（— 爲重度掺雜的P + SiGe層。 圖4所示第二多晶矽層係利用業界眾所周知之習知沈積 技術製成，包括但_非限於CVD、電漿輔助CVD、濺鍍、 旋塗、蒸鍍以及其它類似的沈積方法。摻雜可餘利用習知 離子植入步驟而沈積多晶矽層之後進行，或另外摻雜可利 用習知原位掺雜沈積方法於原位進行。於形成第二多晶石夕 層（經摻雜或未經摻雜）後，該多晶矽層可選擇性利用習知圖 樣化技術包括光刻術及蚀刻圖樣化。製程的此點使用的蝕 刻步驟對於去除多晶矽比較去除電介質材料具有高度選擇 性0 第二多晶矽層22之厚度對本發明並無特殊限制，而比較 第一多晶矽層厚度可相同或相異。特別第二多晶矽層具有 厚度由約500至約3000埃。注意第二多晶矽層爲Poly-Poly電容器之頂電極。 圖4也顯示利用習知沈積技術與蚀刻形成的光學氮化物 間隔件24的存在。光學氮化物間隔件亦係利用RTCVD技 術形成，其中沈積溫度爲約700°C。本發明之此點使用的 蝕刻步驟對於去除氮化物比較去除多晶矽具有高度選擇 性。 於形成堆疊Poly-Poly/MOS電容器後，可進行其它用於 製造BiCMOS裝置其它各區的處理步驟。 圖4顯示堆疊電容器可利用業界人士眾所周知的佈線技 術佈線，因而形成具有高容量之電容器或高電壓之電容 器。特別高電容電容器之形成方式可經由耦合第二多晶矽 -13- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) _ -----------_-裝—— (請先閱讀背面之注意事項再填寫本頁) 訂： 經濟部智慧財產局員工消費合作社印製 506043 A7 B7_ 五、發明說明（11)— 層22之區12至第一電節點，以及經由耦合第一多晶矽層 例如層18至第二電節點，其可對第一多晶石夕層施加偏壓。 本並聯佈線配置中_，堆疊電容器之電容係等於MOS電容器 與Poly-Poly電容器之電容總和。 另外，高電壓電容器之形成方式係經由耦合第二多晶矽 層22或第一多晶矽層18至第一電節點，以及經由耦合 M0S電容器之底板亦即區12至第二電節點形成。較佳具 體實施例中，第二多晶矽層22係耦合至第一電節點，區 12係耦合至第二電節點，以及第一多晶矽層18爲浮動多 晶矽層。此等串聯佈線配置中，電容於二電容器間具有顚 倒關係，結果所形成之堆疊電容器比較電容器係分開使用 時可用於更高電壓用途。 雖然已經特別顯示及參照較佳具體實施例説明本發明， 但業界人士須了解可未悖離本發明之精髓及範圍就形式及 細節上做出前述及其它變化。因此意圖本發明非囿限於所 述及舉例説明之確切形式及細節，反而係屬於隨附之申請 專利範圍所界定。 -14- 本紙張尺度適用中國國家標準(CNS)A4規格（210 X 297公釐) an 1_· tmmmw Mmmmmmm tmmmm mmmmmmm mmmm§ mmmmme I 二^_1 1« emmmmm MmmmmB tmmmmm 1 ^ I tmmmm mmm§ i mmmmi tmme mmmm§ ammme ->0 (請先閱讀背面之注意事項再填寫本頁)

Claims (1)

1. 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍- h 堆叠多晶梦多晶辨氧半導體(Poly-Poly/MOS)電 谷器，其包含： 半導粗基材，其具有第一導電型且形成於表面上之 一區； 閘極氧化物’其形成於半導體基材上且係覆於該第 一導電型區上方； 、第多晶矽層，其係形成於至少該閘極氧化物層上 方，第一多晶矽層係摻雜N或p型摻雜劑； %介驁層，其形成於第一多晶矽層上；以及 一第二多晶矽層，其形成於電介質層上，該第二多晶 矽層係摻雜與第一多晶矽層相同或相異的掺雜劑。 2·如申请專利範圍第1項之堆疊P〇ly_p〇ly/M〇S電容器， 其中该半導體基材爲一種選自Si、Ge、SiGe、GaAs、 InAs、InP、Si/SiGe以及Si/si〇2/si組成的組群之半導 性材料。 3.如申請專利範圍第1項之堆疊Poly_P〇iy/]V[〇S電容器， 其中該半導體基材包括溝渠隔離區。 4·如申請專利範圍第1項之堆疊P〇ly-P〇ly/MOS電容器， 其中該第一導電型區域爲含有摻雜劑濃度爲約1χ1〇Μ原 子/立方厘米或以上之高度掺雜區。 5·如申請專利範圍第1項之堆疊P〇ly-P〇ly/MOS電容器， 其中該掺雜劑爲N型摻雜劑。 6· 如申請專利範圍第1項之堆疊P〇ly-P〇ly/MOS電容器， 其中該第一多晶矽層具有掺雜劑濃度爲約lxlO19原子/立 -15- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐 — — — — — IIII1 · I I I I I I I ^ --------I AWI (請先閱讀背面之注意事項再填寫本頁) 506043 A8 B8 C8 D8 六、申請專利範圍- 方厘米或以上。 (請先閱讀背面之注意事項再填寫本頁) 7. 如申請專利範園第6項之堆疊Poly-Poly/MOS電容器， 其中該摻雜劑濃度係由約lxl02G至約lxlO21原子/立方 厘米。 8. 如申請專利範圍第1項之堆疊Poly_Poly/MOS電容器， 其中該第一多晶矽層係由SiGe組成。 9. 如申請專利範圍第1項之堆疊Poly-Poly/MOS電容器， 其中該第一多晶矽層係由N+多晶矽组成。 10·如申請專利範圍第1項之堆疊Poly-Poly/MOS電容器， 其中該第一多晶矽層之厚度係約1000至约2000埃。 11. 如申請專利範圍第1項之堆疊Poly-Poly/MOS電容器， 其中該電介質層包含具有介電常數大於7之高介電常數 材料。 12. 如申請專利範圍第1項之堆疊P〇ly_P〇ly/MOS電容器， 其中該電介質層包含具有介電常數7或以下之低介電常 數材料。 13. 如申請專利範圍第1項之堆疊P〇ly-P〇ly/MOS電容器， 其中該電介質材料包含高溫氧化物。 經濟部智慧財產局員工消費合作社印製 14·如申請專利範圍第1項之堆疊P〇ly-P〇ly/MOS電容器， 其中該電介質層具有厚度約30至約1000埃。 15·如申請專利範圍第1項之堆疊P〇ly-P〇ly/MOS電容器， 其中該第二多晶矽層係由SiGe組成。 I6·如申請專利範圍第15項之堆疊Poly-Poly/MOS電容 器，其中該第二多晶矽層係由P+ SiGe組成。 -16- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 506043 A8 B8 C8 D8 六、申請專利範圍- 17.如申請專利範圍第1項之堆疊Poly-Poly/MOS電容器， 其中該第二多晶矽層具有掺雜劑濃度爲约1x1 〇19原子/立 方厘米或以上。 I8·如申請專利範園第17項之堆疊Poly-Poly/MOS電容 器，其中該掺雜劑濃度係約lxl02G至約lxlO21原子/立 方厘米。 19·如申請專利範圍第1項之堆疊Poly-Poly/MOS電容器， 進一步包含至少形成於電介質層以及第二多晶矽層之暴 露側壁上之氮化物間隔物。 20. 如申請專利範圍第1項之堆疊P〇ly-P〇ly/MOS電容器， 其中該第二多晶矽層以及該第一導電型區係耦合至第一 電節點，以及該第一多晶矽層係耦合至第二電節點。 21. 如申請專利範圍第1項之堆疊P〇ly-P〇ly/MOS電容器， 其中該第二多晶矽層以及該第一多晶矽層係耦合至第一 電節點以及該第一導電型區係耦合至第二電節點。 22. 如申請專利範圍第21項之堆疊Poly-Poly/MOS電容 器，其中該第二多晶矽層係耦合至第一電節點以及該第 二多晶矽層爲浮動多晶矽層。 23. —種BiCMOS裝置，其包含至少如申請專利範圍第1項 之堆疊電容器。 24·如申請專利範圍第23項之BiCMOS裝置，進一步包含 至少一個CMOS裝置以及至少一個雙極性裝置。 25. —種堆疊P〇ly-P〇ly/MOS電容器，其包含： 一半導體基材，其具有一形成於其表面上之N+區； ^__-T7-_ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) I-----------4^·裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 506043 A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 一閘極氧化物，其係形成於該半導體基材上，並覆蓋 該N +區方； 一 N+多晶矽層，其係至少形成於閘極氧化物層上，· 電介貝層’其係形成於N+多晶梦層上；以及 —P+ SiGe多晶矽層，其係形成於電介質層上。 26· —種製造堆疊p〇iy_p〇ly/M〇s電容器之方法，其包含下 列步騾： .U)形成一氧化物層於一半導體基材表面上，該表面包 含第一導電型區，該氧化物層係覆蓋該第一導電型區上 方； · (b) 形成一層第一多晶矽層於至少該氧化物層上，第一 多晶矽層係摻雜N或P型摻雜劑； (c) 形成一層電介質層於第一多晶矽層上；以及 (d) 形成一層第二多晶矽層於電介質層上，該第二多晶 矽層係摻雜與第一多晶矽層相同或相異的摻雜劑。 27·如中請專利範圍第26項之方法，其中該氧化物層係藉選 自CVD、電將輔助CVD以及濺鍍組成的組群之一種濺 鍍方法所形成。 28·如申請專利範圍第26項之方法，其中該氧化物層係利用 熱生長方法所形成。 29. 如中請專利範圍第26項之方法，其中該第—多晶石夕層係 利用沈積方法以及離子植入步驟所形成。 30. 如申請專利範圍第26項之方法，其中該第一多晶石夕層係 利用原位掺雜沈積方法所形成。 (請先閱讀背面之注意事項再填寫本頁) 裝· -------®1. -18 規格(210 X 297公釐）

   1請專 利範圍 •如申请專利範園第26項之方法，其中該電介質層爲經由 陝速熱化學氣相沈積方法所形成的高溫氧化物。 32·如申請專利範圍第26項之方法，其中該第二多晶矽層係 利用沈積方法及離子植入方法所形成。 33·如申請專利範園第26項之方法，其中該第二多晶矽層係 利用原位摻雜沈積方法所形成。 4·如申请專利範園帛26㉟之方法，進一步包含形成氮化物 間隔物於該電介質層以及第二多晶矽層之至少暴露例辟 上。 … " *如申4專利範園第3 4項之方法，其中氮化物間隔件係經 由快速熱化學氣相沈積方法於约700°C之溫度所形成。 36·如申請專利範園第26項之方法，進一步包含一個佈線步 驟。 7 37·如申請專利範圍第36項之方法，其中採用並聯或争聯伟 線步驟。 (請先閱讀背面之注意事項再填寫本頁) t--------訂--------— · 經濟部智慧財產局員工消費合作社印製 -19· 表紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）