CN1318869A - 制作多晶硅－多晶硅/mos叠层电容器的方法 - Google Patents
制作多晶硅－多晶硅/mos叠层电容器的方法 Download PDFInfo
- Publication number
- CN1318869A CN1318869A CN01116626A CN01116626A CN1318869A CN 1318869 A CN1318869 A CN 1318869A CN 01116626 A CN01116626 A CN 01116626A CN 01116626 A CN01116626 A CN 01116626A CN 1318869 A CN1318869 A CN 1318869A
- Authority
- CN
- China
- Prior art keywords
- polysilicon
- layer
- silicon
- stacked capacitor
- polysilicon layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 229910021420 polycrystalline silicon Inorganic materials 0.000 title claims abstract description 191
- 229920005591 polysilicon Polymers 0.000 title claims abstract description 191
- 239000003990 capacitor Substances 0.000 title claims abstract description 103
- 238000000034 method Methods 0.000 title claims description 31
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 239000002019 doping agent Substances 0.000 claims abstract description 26
- 239000004065 semiconductor Substances 0.000 claims abstract description 26
- 229910052710 silicon Inorganic materials 0.000 claims description 75
- 239000010703 silicon Substances 0.000 claims description 73
- 238000000151 deposition Methods 0.000 claims description 15
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 13
- 238000005229 chemical vapour deposition Methods 0.000 claims description 10
- 239000000463 material Substances 0.000 claims description 7
- 238000011065 in-situ storage Methods 0.000 claims description 6
- 238000004519 manufacturing process Methods 0.000 claims description 5
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 5
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 4
- 239000003989 dielectric material Substances 0.000 claims description 4
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 2
- 229910000673 Indium arsenide Inorganic materials 0.000 claims description 2
- 238000007667 floating Methods 0.000 claims description 2
- 229910052732 germanium Inorganic materials 0.000 claims description 2
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 claims description 2
- 238000005468 ion implantation Methods 0.000 claims 2
- 239000010410 layer Substances 0.000 description 104
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 49
- 238000005516 engineering process Methods 0.000 description 14
- 238000005530 etching Methods 0.000 description 6
- 230000008021 deposition Effects 0.000 description 5
- 229910044991 metal oxide Inorganic materials 0.000 description 5
- 150000004706 metal oxides Chemical class 0.000 description 5
- 239000000203 mixture Substances 0.000 description 5
- 230000000295 complement effect Effects 0.000 description 4
- 238000010276 construction Methods 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 239000004952 Polyamide Substances 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 229910010413 TiO 2 Inorganic materials 0.000 description 1
- 229910052454 barium strontium titanate Inorganic materials 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 229920002647 polyamide Polymers 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 229920005573 silicon-containing polymer Polymers 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0805—Capacitors only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors having potential barriers
- H01L29/94—Metal-insulator-semiconductors, e.g. MOS
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electric Double-Layer Capacitors Or The Like (AREA)
Abstract
一种可用作BiCMOS器件中的元件的多晶硅－多晶硅/MOS叠层电容器,它包含其表面内形成有第一导电型区的半导体衬底;形成于所述半导体衬底上并覆盖所述第一导电型区的栅氧化物;形成于至少所述栅氧化层上的第一多晶硅层,所述第一多晶硅层被N或P型掺杂剂掺杂;形成于所述第一多晶硅层上的介质层;以及形成于所述介质层上的第二多晶硅层,所述第二多晶硅层被相同或不同于第一多晶硅层的掺杂剂掺杂。
Description
本发明涉及到BiCMOS，即双极型与互补型金属氧化物半导体(CMOS)器件，特别是涉及到其电容器元件包含多晶硅-多晶硅(Poly-Poly)/金属氧化物半导体(MOS)叠层电容器的BiCMOS器件。本发明还提供了一种制作多晶硅-多晶硅/MOS叠层电容器的方法，其工序能被组合到各种不同的BiCMOS集成方案之中。
在半导体器件制造领域中，CMOS(互补型金属氧化物半导体)和BiCMOS(双极型器件和互补型金属氧化物半导体)工艺已经被广泛地应用于把高度复杂的模拟-数字子系统集成到单一芯片上。在这样的子系统中，通常需要高精度电容器。
有几种电容器可供使用，包括多晶硅-多晶硅电容器、MOS电容器(在本领域中也称作扩散多晶硅电容器)、以及金属-金属电容器。为了满足目前这一代集成器件对高精度电容器的要求，多晶硅-多晶硅电容器已越来越多地被采用。
尽管具有高精度，多晶硅-多晶硅电容器仍然是高成本和理想电容器特性之间的一个折中，因为它相当容易制作，而且具有比MOS电容器更好的电特性，但其电特性要次于金属-金属电容器。然而，制作金属-金属电容器远难于制作多晶硅-多晶硅电容器。
加之，多晶硅-多晶硅电容器被认为具有比MOS电容器更线性的V-C关系。MOS电容器的介质来自热生长在高掺杂扩散区上的氧化物。相反，多晶硅-多晶硅电容器的介质一般是CVD淀积的氧化物，而且，可靠性的要求使得到的氧化物的厚度比热氧化物能够实现的更厚。因此，一般来说MOS电容器比多晶硅-多晶硅电容器可得到更大的电容量。
从上述有关多晶硅-多晶硅电容器的提示看来，假如能做出具有更好的单位面积电容量的多晶硅-多晶硅电容器，将是极其有利的。在本发明中，借助于把多晶硅-多晶硅电容器层叠到MOS电容器的顶部上达到了此目的。这样的电容器在集成和混合的信号应用中极为有用。
本发明的一个目的是提供一种BiCMOS器件，它包含至少一个层叠在其中的多晶硅-多晶硅/MOS电容器。
本发明的另一个目的是提供一种具有与之相关的大电容量的多晶硅-多晶硅/MOS叠层电容器。
本发明的再一个目的是提供一种具有与之相关的高电压的多晶硅-多晶硅/MOS叠层电容器。
本发明还有一个目的是提供一种能够用可容易地组合到现有的BiCMOS工艺方案中的工艺步骤制造的多晶硅-多晶硅叠层电容器。
在本发明中，借助于在MOS电容器顶部上制作多晶硅-多晶硅电容器，利用此MOS电容器的顶部电极作为多晶硅-多晶硅电容器的基底电极，实现了这些和其它的目的以及好处。
在本发明的一种情况下，提供了一种具有上述特性的多晶硅-多晶硅叠层电容器。具体地说，本发明的多晶硅-多晶硅/MOS叠层电容器包含：
在其表面中形成有第一导电型区的半导体衬底；
制作在覆盖所述第一导电型区的所述半导体衬底上的栅氧化物；
至少制作在所述栅氧化层上的第一多晶硅层，所述第一多晶硅层被N或P型掺杂剂掺杂；
制作在所述第一多晶硅层上的介质层；以及
制作在所述介质层上的第二多晶硅层，所述第二多晶硅层被相同或不同于第一多晶硅层的掺杂剂掺杂。
要指出的是，第一多晶硅层用作MOS电容器的顶部电极以及多晶硅-多晶硅电容器的基底平板，即基底电极。
在本发明的一个实施方案中，或者第一多晶硅层或者第二多晶硅层包含SiGe。
在本发明的一个极优选的实施方案中，第二多晶硅层包含SiGe。
在本发明的另一个实施方案中，第二多晶硅层和第一导电型区被耦合到第一电接点，而第一多晶硅层被耦合到第二电接点。在这样的并联连线结构中，本发明的多晶硅-多晶硅/MOS叠层电容器以大电容量的电容器的形式进行工作，因为叠层电容器的总电容量等于分立电容器，即MOS电容器和多晶硅-多晶硅电容器的电容量之和。
在本发明的再一个实施方案中，要不电容器的第一多晶硅层，要不电容器的第二多晶硅层，被耦合到第一电接点，而第一导电型区被耦合到第二个电接点。在这样一种串联连线结构中，本发明中的多晶硅-多晶硅/MOS叠层电容器作为高压电容器而工作，因为在两个电容器之间存在倒数电容量关系。
要指出的是，本发明中的多晶硅-多晶硅/MOS叠层电容器被用作BiCMOS器件中的元件。因此，本发明中的多晶硅-多晶硅/MOS叠层电容器可以结合BiCMOS器件中常见的常规互补金属氧化物半导体(CMOS)器件、双极型器件、电容器或任何其它类似的器件而被使用。
本发明的另一种情况涉及到上面确定的多晶硅-多晶硅/MOS叠层电容器的制造工艺。本发明的工艺能够容易地被插入到现有的BiCMOS工艺方案中，以便提供其中至少包括本发明的多晶硅-多晶硅/MOS叠层电容器作为器件元件之一的BiCMOS器件。具体地说，本发明的方法包含如下步骤：
(a)在含有第一导电型区的半导体衬底上制作氧化层，所述氧化层覆盖所述第一导电型区；
(b)在至少所述氧化层上制作第一多晶硅层，所述多晶硅层被N或P型掺杂剂掺杂；
(c)在所述第一多晶硅层上制作介质层；以及
(d)在所述介质层上制作第二多晶硅层，所述第二多晶硅层被相同或不同于第一多晶硅层的掺杂剂掺杂。
上述方法可以包括一个在上述步骤(d)之后的连线工序和/或一个钝化工序。连线工序可包括并联连线或串联连线。在并联连线中，多晶硅-多晶硅电容器的顶部电极，即第二多晶硅层，通过第一电接点被耦合到MOS电容器的基底平板，即第一导电型区，而第一多晶硅层被耦合到第二电接点。在串联连线中，多晶硅-多晶硅电容器的顶部电极或多晶硅-多晶硅电容器的基底平板被耦合到第一电接点，而第一导电型区被耦合到第二电接点。
图1～4说明了在制作本发明的多晶硅-多晶硅/MOS叠层电容器时，本发明所采用的各个工艺步骤。要指出的是，为了清晰起见，图中只示出一个BiCMOS器件的电容器区，而对双极型器件区和CMOS器件区则作了省略。
参照本申请的附图，现在要对提供多晶硅-多晶硅/MOS叠层电容器及其制作方法的本发明进行更详细的叙述。要指出的是，在附图中相似和相应的组成部分用相似的参考号表示。
首先参照图4，它显示了本发明的的多晶硅-多晶硅/MOS叠层电容器的一个基本结构。要指出的是，图中所示的叠层电容器代表BiCMOS器件中的一个器件区。包括双极型器件区和CMOS器件区的其它器件区可与图4所示的多晶硅-多晶硅/MOS叠层电容器相毗连而制作。为简单起见，BiCMOS结构的其它器件区已被省略了。
具体地说，图4中的多晶硅-多晶硅/MOS叠层电容器包含半导体衬底10，它包括沟槽隔离区14和制作在两个沟槽隔离区之间的衬底中的第一导电型区12。虽然这里描绘并叙述了沟槽隔离区，但本发明也设想了其它类型的隔离区，比如用众所周知的工艺技术所制造的LOCOS(硅局部氧化)。沟槽隔离区可以含有对沟槽底部和侧墙进行衬垫的衬垫材料以及介电填充材料。多晶硅-多晶硅/MOS叠层电容器还含有制作在衬底表面上以覆盖区12的氧化层16。第一多晶硅层(N或P掺杂的)18至少被形成于氧化层16上；介质层20被形成于第一多晶硅层18上；而第二多晶硅层(N或P掺杂的)22形成于介质层20上。在图4中，显示了第二多晶硅层22顶部的一部分上以及第二多晶硅层22和介质层20的侧墙上的可选的隔层24。可选的隔层24包括氮化物隔层，这是采用快速热化学汽相淀积(RTCVD)技术制作的，其淀积温度大约是700℃，以及用其它技术所形成的氮化物隔层。
在图4所示的叠层电容器结构中，参考号12、16和18代表MOS电容器的元件，而参考号18、20和22则代表多晶硅-多晶硅电容器的元件。参考号18，即第一多晶硅层，是MOS电容器和多晶硅-多晶硅电容器所共用的公用元件。因此，第一多晶硅层用作MOS电容器的顶部电极以及多晶硅-多晶硅电容器的基底平板。
现在参照下面的叙述来对用于制作图4中的多晶硅-多晶硅/MOS叠层电容器的方法和材料作更详细的描述。图1示出了可以用于本发明的步骤(a)中的起始半导体结构。具体地说，图1所示的起始结构含有半导体衬底10，它带有沟槽隔离区14和第一导电型区12，即高掺杂区。这里用“高掺杂”这个词来表示掺杂剂的浓度约为1×1019原子/cm3或更高。根据所要制作的器件，区12中的掺杂剂可以是N或P型掺杂剂。在本发明的优选实施方案中，区12是一个重掺杂的N+区。图1中的结构还含有制作在衬底表面上以覆盖第一导电型区的氧化层16。
衬底10由任何半导体材料构成，包括但不限于：Si、Ge、SiGe、GaAs、InAs、InP以及其它Ⅲ/Ⅴ族化合物半导体。本发明也设想了含有相同或不同半导体材料的层状衬底，例如Si/SiGe或Si/SiO2/Si(SOI)。在这些半导体材料中，衬底最好由Si组成。按照最终的BiCMOS结构中要出现的MOS器件的类型，衬底可以是p型衬底或n型衬底。
在图1所示的结构中，薄氧化层16是用本领域中众所周知的一般工序来形成的。例如，区12是用常规离子注入制作的，沟槽隔离区14则用本领域中众所周知的沟槽隔离技术制作。由于这些工艺步骤是本领域中众所周知的，故这里对其不作详细叙述。要指出的是，在制作BiCMOS器件的任何时候，都可采用下述用以制作多晶硅-多晶硅/MOS电容器的工艺步骤。就是说，在任何工艺步骤中，都可以把制作本发明的多晶硅-多晶硅/MOS叠层电容器的下述工序结合到任何现有技术的BiCMOS工艺方案中。
氧化层16是用常规的淀积工艺在衬底表面上形成的，比如化学汽相淀积(CVD)、等离子体增强CVD、溅射等，或者可以热生长氧化层16。
在制作氧化层之后，就在氧化层16之上制作第一多晶硅层1 8(见图2)。这样，所形成的第一多晶硅层就把氧化层包围，即密封起来。第一多晶硅层18是重掺杂层。具体地说，第一多晶硅层18包含浓度约为1×1019原子/cm3～5×1021或更高的N或P型掺杂剂。更优选的是，第一多晶硅层中的杂质浓度约为1×1020～1×1021原子/cm3。在本发明的一个实施方案中，第一多晶硅层含有SiGe。在本发明的另一个实施方案中，第一多晶硅层是一个重掺杂的N+层。
图2所示的第一多晶硅层是用本领域中众所周知的常规淀积技术形成的，这包括但不限于：CVD、等离子体增强CVD、溅射、甩涂、蒸发以及其它类似的淀积工艺。可以采用常规的离子注入工序，在淀积多晶硅层之后进行掺杂，或者可采用常规的原位掺杂淀积工艺进行原位掺杂。在形成(掺杂的或不掺杂的)多晶硅层之后，也可以用包括光刻和刻蚀的常规图形化技术对多晶硅层进行图形化。工艺流程中的这一工序所采用的刻蚀是反应离子刻蚀(RIE)工艺，它在消除多晶硅时相对于SiO2具有很高的选择性。此时，可用化学湿法工艺来清除氧化层16的任何暴露部分。
本发明中的第一多晶硅层18的厚度并不重要，但第一多晶硅层的厚度一般大约是1000～2000。再要强调的是，第一多晶硅层是MOS电容器的顶部电极，也是多晶硅-多晶硅电容器的基底平板。
本发明的下一步示于图3。具体地说，图3说明了介质层20在第一多晶硅层18表面上的形成。可以采用任何常规淀积技术，比如CVD、等离子体增强CVD、溅射、蒸发、甩涂和其它类似技术来形成介质层。任何能够用作第一多晶硅层和第二多晶硅层之间的介质的适当材料，均可用作本发明中的介质层20。此介质可以是高介质常数(k＞7)或低介质常数(k=7或更小)材料。可用于本发明中的示范性介质材料包括但不限于：SiO2、Si3N4、聚酰胺、聚酰亚胺、含硅聚合物、钛酸锶钡、TiO2、Ta2O5，以及其它类似的介质材料。
在本发明的一个实施方案中，介质层20是一种高温氧化物，例如采用2000年2月24日提出的专利申请序号为09/512721的共同未决和共同转让的美国专利申请中所叙述的方法制作的氧化物。其内容此处结合为参考。具体地说，采用上述美国专利申请所述的快速热CVD工艺来制作高温氧化物。
介质层的厚度根据后面要制作的器件的电容量要求而改变。然而一般来说，介质层20的厚度大约是30～1000，以大约100～200最好。
然后，如图4所示，在介质层20上形成第二多晶硅层22。与第一多晶硅层18一样，第二多晶硅层22也是重掺杂层，含有浓度约为1×1019原子/cm3或更高的N或P型掺杂剂。第二多晶硅层中的掺杂剂浓度约为1×1020～1×1021原子/cm3更好。第二多晶硅层中的掺杂剂可以相同或不同于第一多晶硅层。在本发明的优选实施方案中，第二多晶硅层中的掺杂剂不同于第一多晶硅层中的掺杂剂。在本发明的另一个高度优选的实施方案中，第二多晶硅层含有SiGe(N或P掺杂的)。在本发明的再一个实施方案中，第二多晶硅层是P+重掺杂的SiGe层。
图4中所示的第二多晶硅层是采用本领域中众所周知的常规技术所形成的，包括但不限于：CVD、等离子体增强CVD、溅射、甩涂、蒸发以及其它类似淀积工艺。可以在淀积多晶硅层之后，用常规离子注入工序进行掺杂，或者，可采用常规原位掺杂淀积工艺进行原位掺杂。形成第二多晶硅层(掺杂或不掺杂的)之后，也可采用包括光刻和刻蚀的常规图形化技术，对多晶硅层进行图形化。用于工艺流程中这一步的刻蚀工序，在清除多晶硅时相对于介质材料有高度选择性。
第二多晶硅层22的厚度对于本发明并不重要，可以相同于或不同于第一多晶硅层。具体地说，第二多晶硅层的厚度大约是500～3000。要指出的是，第二多晶硅层是多晶硅-多晶硅电容器的顶部电极。
图4还示出了用常规淀积技术和刻蚀制作的可选的氮化物隔层24。这一可选的氮化物隔层也可以用RTCVD技术来制作，其淀积温度约为700℃。本发明中这一步所采用的刻蚀工序在清除氮化物时相对于多晶硅有高度选择性。
作成多晶硅-多晶硅/MOS叠层电容器之后，可以进行制作BiCMOS器件其它区域的其它工艺步骤。
可以用在本领域熟练人员众所周知的连线技术，对图4所示的叠层电容器进行连线，以便形成大电容量电容器或高压电容器。具体地说，大电容量电容器可以这样形成，即把第二多晶硅层22和区12耦合到第一电接点，并把第一多晶硅层，例如层18，耦合到可对第一多晶硅层加偏置的第二电接点。在这一并联连线结构中，叠层电容器的电容量等于MOS电容器和多晶硅-多晶硅电容器的电容量之和。
或者，可以这样形成高压电容器，即把第二多晶硅层22或第一多晶硅层18耦合到第一电接点，并把MOS电容器的基底平板，即区12，耦合到第二电接点。在优选方案中，第二多晶硅层22被耦合到第一电接点，区12被耦合到第二电接点，而第一多晶硅层18是一个浮置的多晶硅层。在这些串联布线结构中，两个电容器之间具有倒数的电容量关系，而所得到的叠层电容器可应用于比分开使用单个电容器时具有更高的电压的应用中。
虽然根据优选实施方案已经描述了本发现，但本技术领域熟练人员能够理解，可以做出形式和细节方面的上述和其它的改变而不偏离本发明的构思与范围。因此，认为本发明并不局限于所叙述和说明过的准确形式和细节，而仍在所附权利要求的范围之中。
Claims (37)
1．一种多晶硅-多晶硅/MOS叠层电容器，包含：
其表面内形成有第一导电型区的半导体衬底；
形成于所述半导体衬底上并覆盖所述第一导电型区的栅氧化物；
形成于至少所述氧化层上的第一多晶硅层，所述第一多晶硅层被N或P型掺杂剂掺杂；
形成于所述第一多晶硅层上的介质层；以及
形成于所述介质层上的第二多晶硅层，所述第二多晶硅层被相同或不同于第一多晶硅层的掺杂剂掺杂。
2．权利要求1的多晶硅-多晶硅/MOS叠层电容器，其特征在于所述半导体衬底是选自Si、Ge、SiGe、GaAs、InAs、InP、Si/SiGe以及Si/SiO2/Si的半导体材料。
3．权利要求1的多晶硅-多晶硅/MOS叠层电容器，其特征在于所述半导体衬底包含沟槽隔离区。
4．权利要求1的多晶硅-多晶硅/MOS叠层电容器，其特征在于所述第一导电型区是高掺杂区，所含掺杂剂浓度约为1×1019原子/cm3或更高。
5．权利要求1的多晶硅-多晶硅/MOS叠层电容器，其特征在于所述掺杂剂是N型掺杂剂。
6．权利要求1的多晶硅-多晶硅/MOS叠层电容器，其特征在于所述第一多晶硅层具有大约1×1019原子/cm3或更高的掺杂剂浓度。
7．权利要求6的多晶硅-多晶硅/MOS叠层电容器，其特征在于所述掺杂剂浓度约为1×1020～1×1021原子/cm3。
8．权利要求1的多晶硅-多晶硅/MOS叠层电容器，其特征在于所述第一多晶硅层包含SiGe。
9．权利要求1的多晶硅-多晶硅/MOS叠层电容器，其特征在于所述第一多晶硅层包含N+多晶硅。
10．权利要求1的多晶硅-多晶硅/MOS叠层电容器，其特征在于所述第一多晶硅层的厚度约为1000～2000。
11．权利要求1的多晶硅-多晶硅/MOS叠层电容器，其特征在于所述介质层包含高介质常数材料，其介质常数大于7。
12．权利要求1的多晶硅-多晶硅/MOS叠层电容器，其特征在于所述介质层包含一种低介质常数材料，其介质常数为7或更低。
13．权利要求1的多晶硅-多晶硅/MOS叠层电容器，其特征在于所述介质材料包含高温氧化物。
14．权利要求1的多晶硅-多晶硅/MOS叠层电容器，其特征在于所述介质层的厚度约为30～1000。
15．权利要求1的多晶硅-多晶硅/MOS叠层电容器，其特征在于所述第二多晶硅层包含SiGe。
16．权利要求15的多晶硅-多晶硅/MOS叠层电容器，其特征在于所述第二多晶硅层包含P+SiGe。
17．权利要求1的多晶硅-多晶硅/MOS叠层电容器，其特征在于所述第二多晶硅层的掺杂剂浓度约为1×1019原子/cm3或更高。
18．权利要求17的多晶硅-多晶硅/MOS叠层电容器，其特征在于所述掺杂剂浓度约为1×1020～1×1021原子/cm3。
19．权利要求1的多晶硅-多晶硅/MOS叠层电容器，其特征在于还包含至少形成在介质层和第二多晶硅层的暴露的侧壁上的氮化物隔层。
20．权利要求1的多晶硅-多晶硅/MOS叠层电容器，其特征在于所述第二多晶硅层和所述第一导电型区被耦合到第一电接点，而所述第一多晶硅层被耦合到第二电接点。
21．权利要求1的多晶硅-多晶硅/MOS叠层电容器，其特征在于所述第二多晶硅层或所述第一多晶硅层被耦合到第一电接点，而所述第一导电型区被耦合到第二电接点。
22．权利要求21的多晶硅-多晶硅/MOS叠层电容器，其特征在于所述第二多晶硅层被耦合到所述第一电接点，而所述第二多晶硅层是一个浮置的多晶硅层。
23．一种BiCMOS器件，包含至少权利要求1的叠层电容器。
24．权利要求23的BiCMOS器件，其特征在于还包含至少一个CMOS器件和至少一个双极型器件。
25．一种多晶硅-多晶硅/MOS叠层电容器，包含：
其表面内形成有N+区的半导体衬底；
形成于所述半导体衬底上并覆盖所述N+区的栅氧化物；
形成于至少所述栅氧化物层上的N+多晶硅层；
形成于所述N+多晶硅层上的介质层；以及
形成于所述介质层上的P+SiGe多晶硅层。
26．一种制造多晶硅-多晶硅/MOS叠层电容器的方法，包含如下步骤：
(a)在包含第一导电型区的半导体衬底表面上形成氧化层，所述氧化层覆盖所述第一导电型区；
(b)在至少所述氧化层上形成第一多晶硅层，所述第一多晶硅层被N或P型掺杂剂掺杂；
(c)在所述第一多晶硅层上形成介质层；以及
(d)在所述介质层上形成第二多晶硅层，所述第二多晶硅层被相同或不同于第一多晶硅层的掺杂剂掺杂。
27．权利要求26的方法，其特征在于用选自CVD、等离子体增强CVD、或溅射的淀积工艺来形成所述氧化层。
28．权利要求26的方法，其特征在于所述氧化层是用热生长工艺形成的。
29．权利要求26的方法，其特征在于所述第一多晶硅层是用淀积工艺和离子注入步骤形成的。
30．权利要求26的方法，其特征在于所述第一多晶硅层是用原位掺杂淀积工艺形成的。
31．权利要求26的方法，其特征在于所述介质层是一种用快速热化学汽相淀积工艺形成的高温氧化物。
32．权利要求26的方法，其特征在于所述第二多晶硅层是用淀积工艺和离子注入步骤形成的。
33．权利要求26的方法，其特征在于所述第二多晶硅层是用原位掺杂淀积工艺形成的。
34．权利要求26的方法，其特征在于还包含至少在所述介质层和所述第二多晶硅层的暴露的侧壁上形成氮化物隔层。
35．权利要求34的方法，其特征在于所述氮化物隔层是用快速热化学汽相淀积工艺在大约700℃下形成的。
36．权利要求26的方法，其特征在于还包含连线工序。
37．权利要求36的方法，其特征在于采用了并联或串联的连线步骤。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/551,168 | 2000-04-17 | ||
| US09/551,168 US6507063B2 (en) | 2000-04-17 | 2000-04-17 | Poly-poly/MOS capacitor having a gate encapsulating first electrode layer |
| US09/551168 | 2000-04-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1318869A true CN1318869A (zh) | 2001-10-24 |
| CN1184698C CN1184698C (zh) | 2005-01-12 |
Family
ID=24200135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB011166266A Expired - Fee Related CN1184698C (zh) | 2000-04-17 | 2001-04-16 | 制作多晶硅－多晶硅/mos叠层电容器的方法 |
Country Status (12)
| Country | Link |
|---|---|
| US (2) | US6507063B2 (zh) |
| EP (1) | EP1148557B1 (zh) |
| JP (1) | JP2002009163A (zh) |
| KR (1) | KR20010096611A (zh) |
| CN (1) | CN1184698C (zh) |
| AT (1) | ATE360890T1 (zh) |
| DE (1) | DE60128028T2 (zh) |
| ES (1) | ES2281379T3 (zh) |
| IL (1) | IL140565A0 (zh) |
| MY (1) | MY133800A (zh) |
| SG (1) | SG107561A1 (zh) |
| TW (1) | TW506043B (zh) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1327525C (zh) * | 2003-12-24 | 2007-07-18 | 上海宏力半导体制造有限公司 | 测量电容的结构与方法 |
| CN100446254C (zh) * | 2005-12-15 | 2008-12-24 | 上海华虹Nec电子有限公司 | 半导体电容 |
| CN101183685B (zh) * | 2006-11-15 | 2010-06-23 | 国际商业机器公司 | 可调谐电容器及其方法 |
| CN104851776A (zh) * | 2014-02-14 | 2015-08-19 | 中芯国际集成电路制造(上海)有限公司 | MiS电容器结构及其制造方法 |
| US9581772B2 (en) | 2011-09-09 | 2017-02-28 | Centera Photonics Inc. | Optical electrical module used for optical communication |
| CN111180394A (zh) * | 2018-11-13 | 2020-05-19 | 无锡华润上华科技有限公司 | 形成有电容器的半导体器件及其制造方法 |
| US11009788B2 (en) | 2011-09-09 | 2021-05-18 | Centera Photonics Inc. | Method for manufacturing optical electrical module and substrate of an optical electrical module |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6440811B1 (en) * | 2000-12-21 | 2002-08-27 | International Business Machines Corporation | Method of fabricating a poly-poly capacitor with a SiGe BiCMOS integration scheme |
| EP1390112B1 (en) * | 2001-05-31 | 2005-11-30 | The Procter & Gamble Company | Trigger mechanism for initiating a phase change in a variable liquid element |
| JP2003224204A (ja) * | 2002-01-29 | 2003-08-08 | Mitsubishi Electric Corp | キャパシタを有する半導体装置 |
| KR100451517B1 (ko) * | 2002-07-19 | 2004-10-06 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 제조방법 |
| JP2004228188A (ja) * | 2003-01-21 | 2004-08-12 | Renesas Technology Corp | 半導体装置 |
| TWI233689B (en) * | 2003-04-14 | 2005-06-01 | Samsung Electronics Co Ltd | Capacitors of semiconductor devices including silicon-germanium and metallic electrodes and methods of fabricating the same |
| DE10324066A1 (de) * | 2003-05-27 | 2004-12-30 | Texas Instruments Deutschland Gmbh | Stapelkondensator und Verfahren zur Herstellung eines solchen |
| EP1560269A1 (en) * | 2004-01-30 | 2005-08-03 | Alcatel | MOS capacitor in an integrated semiconductor circuit |
| US7709313B2 (en) * | 2005-07-19 | 2010-05-04 | International Business Machines Corporation | High performance capacitors in planar back gates CMOS |
| US7670920B2 (en) | 2007-04-09 | 2010-03-02 | Texas Instruments Incorporated | Methods and apparatus for forming a polysilicon capacitor |
| KR100979001B1 (ko) * | 2007-12-27 | 2010-08-30 | 주식회사 동부하이텍 | 커패시터 및 커패시터 제조 방법 |
| CN102088001B (zh) * | 2009-12-04 | 2013-10-09 | 中芯国际集成电路制造(上海)有限公司 | 快闪存储器及其制作方法 |
| US8318575B2 (en) | 2011-02-07 | 2012-11-27 | Infineon Technologies Ag | Compressive polycrystalline silicon film and method of manufacture thereof |
| US9112060B2 (en) | 2011-03-23 | 2015-08-18 | Freescale Semiconductor, Inc. | Low-leakage, high-capacitance capacitor structures and method of making |
| US9379202B2 (en) * | 2012-11-12 | 2016-06-28 | Nvidia Corporation | Decoupling capacitors for interposers |
| JP2016162904A (ja) * | 2015-03-03 | 2016-09-05 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US9905707B1 (en) * | 2016-10-28 | 2018-02-27 | Globalfoundries Inc. | MOS capacitive structure of reduced capacitance variability |
| KR20200113871A (ko) | 2019-03-26 | 2020-10-07 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그 제조방법 |
| US11257940B2 (en) * | 2020-01-14 | 2022-02-22 | Cree, Inc. | Group III HEMT and capacitor that share structural features |
Family Cites Families (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1602361A (en) * | 1977-02-21 | 1981-11-11 | Zaidan Hojin Handotai Kenkyu | Semiconductor memory devices |
| US4246502A (en) * | 1978-08-16 | 1981-01-20 | Mitel Corporation | Means for coupling incompatible signals to an integrated circuit and for deriving operating supply therefrom |
| US4805071A (en) * | 1987-11-30 | 1989-02-14 | Texas Instruments Incorporated | High voltage capacitor for integrated circuits |
| JP2654393B2 (ja) * | 1988-05-16 | 1997-09-17 | 株式会社日立製作所 | 半導体装置 |
| US4914546A (en) * | 1989-02-03 | 1990-04-03 | Micrel Incorporated | Stacked multi-polysilicon layer capacitor |
| JPH0389545A (ja) * | 1989-08-31 | 1991-04-15 | Sharp Corp | 集積回路のためのキャパシタ |
| US5236859A (en) * | 1990-06-05 | 1993-08-17 | Samsung Electronics Co., Ltd. | Method of making stacked-capacitor for a dram cell same |
| US5104822A (en) * | 1990-07-30 | 1992-04-14 | Ramtron Corporation | Method for creating self-aligned, non-patterned contact areas and stacked capacitors using the method |
| US5082797A (en) * | 1991-01-22 | 1992-01-21 | Micron Technology, Inc. | Method of making stacked textured container capacitor |
| US5206788A (en) * | 1991-12-12 | 1993-04-27 | Ramtron Corporation | Series ferroelectric capacitor structure for monolithic integrated circuits and method |
| JP3120528B2 (ja) * | 1992-01-29 | 2000-12-25 | 日本電気株式会社 | 半導体装置 |
| KR940016805A (ko) * | 1992-12-31 | 1994-07-25 | 김주용 | 반도체 소자의 적층 캐패시터 제조 방법 |
| US5583359A (en) * | 1995-03-03 | 1996-12-10 | Northern Telecom Limited | Capacitor structure for an integrated circuit |
| US5663088A (en) | 1995-05-19 | 1997-09-02 | Micron Technology, Inc. | Method of forming a Ta2 O5 dielectric layer with amorphous diffusion barrier layer and method of forming a capacitor having a Ta2 O5 dielectric layer and amorphous diffusion barrier layer |
| DE19531629C1 (de) * | 1995-08-28 | 1997-01-09 | Siemens Ag | Verfahren zur Herstellung einer EEPROM-Halbleiterstruktur |
| US5602051A (en) | 1995-10-06 | 1997-02-11 | International Business Machines Corporation | Method of making stacked electrical device having regions of electrical isolation and electrical connection on a given stack level |
| KR100275544B1 (ko) | 1995-12-20 | 2001-01-15 | 이계철 | 선택적 컬렉터 박막 성장을 이용한 초자기정렬 바이폴러 트랜지스터의 제조방법 |
| US6072160A (en) * | 1996-06-03 | 2000-06-06 | Applied Materials, Inc. | Method and apparatus for enhancing the efficiency of radiant energy sources used in rapid thermal processing of substrates by energy reflection |
| KR100413805B1 (ko) | 1996-10-31 | 2004-06-26 | 삼성전자주식회사 | 누설전류를이용한매트릭스형다진법강유전체랜덤액세서메모리 |
| US5918119A (en) | 1997-12-08 | 1999-06-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Process for integrating MOSFET devices, comprised of different gate insulator thicknesses, with a capacitor structure |
| TW377512B (en) * | 1998-02-06 | 1999-12-21 | United Microelectronics Corp | Capacitor for DRAM and the method of manufacturing the same |
| US6288419B1 (en) * | 1999-07-09 | 2001-09-11 | Micron Technology, Inc. | Low resistance gate flash memory |
-
2000
- 2000-04-17 US US09/551,168 patent/US6507063B2/en not_active Expired - Lifetime
- 2000-12-26 IL IL14056500A patent/IL140565A0/xx not_active IP Right Cessation
-
2001
- 2001-01-31 TW TW090101901A patent/TW506043B/zh not_active IP Right Cessation
- 2001-02-22 DE DE60128028T patent/DE60128028T2/de not_active Expired - Lifetime
- 2001-02-22 ES ES01000026T patent/ES2281379T3/es not_active Expired - Lifetime
- 2001-02-22 EP EP01000026A patent/EP1148557B1/en not_active Expired - Lifetime
- 2001-02-22 AT AT01000026T patent/ATE360890T1/de not_active IP Right Cessation
- 2001-03-16 KR KR1020010013529A patent/KR20010096611A/ko not_active Application Discontinuation
- 2001-03-26 SG SG200101931A patent/SG107561A1/en unknown
- 2001-03-29 MY MYPI20011502A patent/MY133800A/en unknown
- 2001-04-12 JP JP2001113510A patent/JP2002009163A/ja active Pending
- 2001-04-16 CN CNB011166266A patent/CN1184698C/zh not_active Expired - Fee Related
-
2002
- 2002-11-12 US US10/292,204 patent/US6833299B2/en not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1327525C (zh) * | 2003-12-24 | 2007-07-18 | 上海宏力半导体制造有限公司 | 测量电容的结构与方法 |
| CN100446254C (zh) * | 2005-12-15 | 2008-12-24 | 上海华虹Nec电子有限公司 | 半导体电容 |
| CN101183685B (zh) * | 2006-11-15 | 2010-06-23 | 国际商业机器公司 | 可调谐电容器及其方法 |
| US9581772B2 (en) | 2011-09-09 | 2017-02-28 | Centera Photonics Inc. | Optical electrical module used for optical communication |
| US11009788B2 (en) | 2011-09-09 | 2021-05-18 | Centera Photonics Inc. | Method for manufacturing optical electrical module and substrate of an optical electrical module |
| CN104851776A (zh) * | 2014-02-14 | 2015-08-19 | 中芯国际集成电路制造(上海)有限公司 | MiS电容器结构及其制造方法 |
| CN111180394A (zh) * | 2018-11-13 | 2020-05-19 | 无锡华润上华科技有限公司 | 形成有电容器的半导体器件及其制造方法 |
| CN111180394B (zh) * | 2018-11-13 | 2022-09-09 | 无锡华润上华科技有限公司 | 形成有电容器的半导体器件及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| ES2281379T3 (es) | 2007-10-01 |
| DE60128028D1 (de) | 2007-06-06 |
| KR20010096611A (ko) | 2001-11-07 |
| IL140565A0 (en) | 2002-02-10 |
| DE60128028T2 (de) | 2008-01-03 |
| EP1148557A3 (en) | 2003-08-27 |
| JP2002009163A (ja) | 2002-01-11 |
| US6833299B2 (en) | 2004-12-21 |
| EP1148557B1 (en) | 2007-04-25 |
| TW506043B (en) | 2002-10-11 |
| CN1184698C (zh) | 2005-01-12 |
| ATE360890T1 (de) | 2007-05-15 |
| US20030092239A1 (en) | 2003-05-15 |
| SG107561A1 (en) | 2004-12-29 |
| EP1148557A2 (en) | 2001-10-24 |
| US20020089008A1 (en) | 2002-07-11 |
| US6507063B2 (en) | 2003-01-14 |
| MY133800A (en) | 2007-11-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1184698C (zh) | 制作多晶硅－多晶硅/mos叠层电容器的方法 | |
| US6740931B2 (en) | Semiconductor device | |
| KR100368083B1 (ko) | 수직 채널 전계 효과 트랜지스터 및 그 제조 방법 | |
| CN1933167A (zh) | 互补金属氧化物半导体图像传感器及其制造方法 | |
| CN1697181A (zh) | 互补金属－氧化物－半导体结构及其制作方法 | |
| CN1108817A (zh) | 变容二极管及其制作方法 | |
| CN1276502C (zh) | 用场效应管和双极基极多晶硅层制造多晶硅电容器的方法 | |
| CN1075246C (zh) | 半导体器件及其制造方法 | |
| CN2731721Y (zh) | 集成电路元件 | |
| CN1283012C (zh) | 双极性晶体管及其制造方法 | |
| US8710626B2 (en) | Semiconductor device having trapezoidal shaped trenches | |
| EP1225628B1 (en) | CMOS capacitor fabrication | |
| CN1610096A (zh) | 利用自行对准金属硅化物制程形成多晶硅电容器的方法 | |
| US20090309161A1 (en) | Semiconductor integrated circuit device | |
| CN1269207C (zh) | 半导体器件的制造方法 | |
| CN1204616C (zh) | 用sige bicmos集成方案制造多晶－多晶电容器的方法 | |
| CN1532941A (zh) | 固态成像装置及其制造方法 | |
| CN114628321A (zh) | 半导体元件及其制备方法 | |
| US20080305572A1 (en) | Method of fabricating image device having capacitor and image device fabricated thereby | |
| CN113314525A (zh) | 半导体元件及其制备方法 | |
| CN1157776C (zh) | 形成双极与cmos兼容组件时形成电容器的方法及其装置 | |
| CN1902759A (zh) | 双极晶体管、具有该双极晶体管的半导体装置、及其制造方法 | |
| JPH01220856A (ja) | 半導体装置 | |
| CN1947233A (zh) | 制作电容器的方法及包含此种电容器的单片式集成电路 | |
| CN116978788A (zh) | 多层场板结构的ldmos器件及其制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C06 | Publication | ||
| PB01 | Publication | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20171113 Address after: Grand Cayman, Cayman Islands Patentee after: GLOBALFOUNDRIES INC. Address before: American New York Patentee before: Core USA second LLC Effective date of registration: 20171113 Address after: American New York Patentee after: Core USA second LLC Address before: American New York Patentee before: International Business Machines Corp. |
|
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20050112 Termination date: 20190416 |