CN1269207C - 半导体器件的制造方法 - Google Patents
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Abstract
用于制造导致实现功率控制半导体器件和模拟半导体器件的结构的方法，这种器件可以用低成本短的制造周期制造，以低功耗在低压运行，而且具有高可驱动性和高精度的良好功能。制造P型多晶金属硅化物结构的方法，该结构是P型多晶硅层和难熔金属硅化物层的多层结构，其中CMOS栅电极的导电类型是P型，无论该CMOS是NMOS或是PMOS。用在分压电路和CR电路中的电阻器是用与栅电极层不同的层中的多晶硅形成的并具有高的精度。
Description
技术领域
本发明涉及带有电阻电路的互补MOS半导体器件的制造方法，这种器件要求低压运行、低功耗以及高的驱动功率。特别是，本发明涉及一种功率控制半导体器件诸如电压检测器(此后用VD表示)、电压调节器(此后用VR表示)或开关调节器(此后用SWR表示)，或是一种模拟半导体器件诸如运算放大器或比较器。
背景技术
通常，采用具有电阻电路的许多种互补MOS半导体器件，电阻电路采用多晶硅等制成的电阻。图14示出一例带有一电阻电路的常规半导体器件的结构。形成有一互补MOS(此后表示为CMOS)结构，它由N沟道MOS(此后用NMOS表示)晶体管214和P沟道MOS(此后用PMOS表示)晶体管215组成，在NMOS晶体管214中在P型半导体基底201的栅绝缘膜205上形成的栅电极221由N+型多晶硅制成，而在PMOS晶体管215中则在N阱区202上形成的栅电极221同样由N+型多晶硅制成。形成有作为MOS晶体管214和215的构件的杂质扩散层203和204。形成有用作供分割电压的分压电路、供设置时间常数的CR电路等使用的电阻器216和217，它们形成在场绝缘膜206上。这些构件构成一电阻电路。在这里，电阻器216和217分别由高杂质浓度区208和209以及高电阻区210和211组成。
在带有电阻电路的互补MOS(CMOS)半导体器件中，由于生产操作上的方便与稳定性，按照极性的情况往往是用N+型多晶硅制作栅电极。在此情况下，按照栅电极和半导体基底(阱)之间功函数的关系，NMOS晶体管就成了表面沟道型NMOS晶体管。在另一方面，在PMOS晶体管的情况下，同样由于栅电极和半导体基底之间功函数的关系，阈值电压变成了-1V左右。这样，当注入杂质用于降低阈值电压时，PMOS晶体管就成了埋入沟道型PMOS晶体管，其中的沟道形成在基底的内部，它较其表面略深一点。由于载流子是经基底内部传输的，埋入沟道型晶体管因而具有高迁移率的优点。然而，当阈值电压被降低时，亚阈值特性就严重恶化，从而增加了泄漏电流。因此，与NMOS晶体管比较起来，PMOS晶体管是难以降低电压和缩短沟道的。
还有，作为能够降低NMOS晶体管和PMOS晶体管中的电压的结构，有一种同极的栅结构，其中栅电极的极性被设置成与晶体管的极性等同。按照这一结构，用N+型多晶硅作NMOS晶体管的栅电极并用P+型多晶硅作PMOS晶体管的棚电极。这样，各个晶体管就都变成了表面沟道型晶体管。其结果是，能够抑制泄漏电流并能降低电压。然而，却在成本和特性方面存在下列问题。那就是，当形成带有不同极性的栅电极时，制造步骤数就会由此增加，并使制造成本增加与制造周期延长。此外，就作为最基本的电路元件的倒相器电路而言，一般地说，为了提高面积效率，NMOS晶体管和PMOS晶体管的栅电极的布局要作成避免通过金属连接，而用一段从NMOS晶体管至PMOS晶体管二维连续的多晶硅或是用由一层多晶硅膜和一层高熔点的金属硅化物膜的叠层组成的多晶金属硅化物(polycide)结构。然而，当用多晶硅按单层制造栅电极时，由于在多晶硅中的PN结有高阻抗，它是不实用的。同样，当栅电极具有一多晶金属硅化物结构时，在制造步骤的热处理期间N型杂质和P型杂质分别以高速穿透高熔点金属硅化物膜向具有相反导电类型的各自栅电极中扩散。其结果是，改变了功函数并使阈值电压不稳定。
发明内容
为了解决上述问题，本发明采用了以下的方法。
(1)一种半导体器件的制造方法包括的步骤有：通过热氧化在半导体基底上形成元件隔离绝缘膜；通过热氧化形成栅绝缘膜；在栅绝缘膜上淀积500至2500的第一多晶硅膜；用杂质对第一多晶硅膜掺杂使得杂质浓度为1×1018原子/cm3或更高造成第一多晶硅膜的导电类型为P型；在具有P型导电类型的第一多晶硅膜上淀积500至2500的一层高熔点金属硅化物膜；在高熔点金属硅化物膜上淀积500至3000厚度的绝缘膜；刻蚀具有P型导电类型的第一多晶硅膜、高熔点金属硅化物膜和绝缘膜以形成叠层的多晶金属硅化物栅电极；用第一导电类型的杂质以1×1016至1×1018原子/cm3的浓度掺杂第一导电类型MOS晶体管的低浓度扩散区；用第二导电类型的杂质以1×1016至1×1018原子/cm3的浓度掺杂第二导电类型MOS晶体管的低浓度扩散区；在多晶金属硅化物栅电极上淀积与多晶金属硅化物栅电极具有同一数量级膜厚度的绝缘膜；通过各向异性干刻法刻蚀绝缘膜使在多晶金属硅化物栅电极的侧壁上形成侧向间隔物；在元件隔离绝缘膜上淀积500至2500厚度的第二多晶硅膜；用第二导电类型的杂质以1×1014至9×1018原子/cm3的浓度掺杂第二多晶硅膜的全区或第二多晶硅膜的第一区；用第一导电类型的杂质以1×1014至9×1018原子/cm3的浓度掺杂第二多晶硅膜的第二区；刻蚀第二多晶硅膜以形成第二多晶硅膜的电阻器；用第一导电类型的杂质以1×1019原子/cm3或更高的浓度掺杂第二多晶硅膜第一区的部分或全区；用第二导电类型的杂质以1×1019原子/cm3或更高的浓度掺杂第二多晶硅膜第二区的部分或全区；在半导体基底上面形成一层中间绝缘膜；在半导体基底上面的中间绝缘膜中形成接触孔；以及在接触孔中设置金属布线。
(2)一种半导体器件的制造方法，其特征在于向第一多晶硅膜中引入杂质的方法为离子注入硼。
(3)一种半导体器件的制造方法，其特征在于向第一多晶硅膜中引入杂质的方法为离子注入BF2。
(4)一种半导体器件的制造方法，其特征在于向第一多晶硅膜中引入杂质的方法为在淀积第一多晶硅膜的同时将杂质混入其中的掺杂化学汽相淀积(CVD)法。
(5)一种半导体器件的制造方法，其特征在于在高熔点金属硅化物膜上淀积的绝缘膜包括一层氧化膜。
(6)一种半导体器件的制造方法，其特征在于，当在高熔点金属硅化物膜上淀积的绝缘膜是一层氧化膜时，成为形成在多晶金属硅化物栅电极侧壁上的侧向间隔物材料的绝缘膜是氮化膜。
(7)一种半导体器件的制造方法，其特征在于在高熔点金属硅化物膜上淀积的绝缘膜包括氮化膜。
(8)一种半导体器件的生产方法，其特征在于，当在高熔点金属硅化物膜上淀积的绝缘膜是氮化膜时，成为形成在多晶金属硅化物栅电极侧壁上的侧向间隔物材料的绝缘膜是氧化膜。
(9)一种半导体器件的制造方法，其特征在于在高熔点金属硅化物膜上淀积的绝缘膜包括氧化膜、氮化膜以及热氧化膜的叠层结构。
(10)一种半导体器件的制造方法，其特征在于，当在高熔点金属硅化物膜上淀积的绝缘膜有一叠层结构且其最上层是氧化膜时，形成在多晶金属硅化物栅电极侧壁上的侧向间隔物材料的绝缘膜是氮化膜。
(11)一种半导体器件的制造方法，其特征在于以1×1019原子/cm3或更高浓度向第二多晶硅膜第一区的部分和全区掺入第一导电类型的杂质是与向第一导电类型MOS晶体管的一扩散区中掺杂同时进行的，而且以1×1019原子/cm3或更高浓度向第二多晶硅膜第二区的部分和全区掺入第二导电类型的杂质是与向第二导电类型MOS晶体管的一扩散区中掺杂同时进行的。
附图说明
图1示出按本发明一项实施方案的CMOS半导体器件的剖视示意图。
图2为表示按本发明的步骤顺序制造CMOS半导体器件的方法的剖视图。
图3为表示按本发明的步骤顺序制造CMOS半导体器件的方法的剖视图。
图4为表示按本发明的步骤顺序制造CMOS半导体器件的方法的剖视图。
图5为表示按本发明的步骤顺序制造CMOS半导体器件的方法的剖视图。
图6为表示按本发明的步骤顺序制造CMOS半导体器件的方法的剖视图。
图7为表示按本发明的步骤顺序制造CMOS半导体器件的方法的剖视图。
图8为表示按本发明的步骤顺序制造CMOS半导体器件的方法的剖视图。
图9为表示按本发明的步骤顺序制造CMOS半导体器件的方法的剖视图。
图10为表示按本发明的步骤顺序制造CMOS半导体器件的方法的剖视图。
图11为表示按本发明的步骤顺序制造CMOS半导体器件的方法的剖视图。
图12为表示按本发明的步骤顺序制造CMOS半导体器件的方法的剖视图。
图13为表示按本发明的步骤顺序制造CMOS半导体器件的方法的剖视图。
图14示出一常规CMOS半导体器件的实施方案的剖视示意图。
图15示出一常规CMOS半导体器件的实施方案的剖视示意图。
图16示出一常规CMOS半导体器件的实施方案的剖视示意图。
具体实施方式
此后，将利用附图具体描述本发明的一项实施方案。图1为一剖视图示出本发明一项实施方案的带有电阻电路的CMOS半导体器件。
在此实施方案中，在P型硅半导体基底101中形成N型阱扩散层区域102，并有与基底相反的导电类型。此外，各个具有与硅半导体基底101相反的导电类型的杂质扩散层在其中形成用于N型MOS晶体管114。各个具有与N型阱扩散层区域102相反的导电类型的杂质扩散层在其中形成用于P型MOS晶体管115。每个晶体管的组成除杂质扩散层之外还有栅绝缘膜105和栅电极。栅电极具有P+型多晶硅膜107和高熔点金属硅化物膜112的叠层多晶金属硅化物的结构。在栅电极上淀积一层氧化物绝缘膜113作其掩模件。在此，可用氮化膜作为栅电极的掩模件。此外，此处是使用的P型硅半导体基底。然而，P型阱扩散层可形成在N型硅基底中以便建立CMOS半导体器件。
同样地，在此实施方案中，在场绝缘膜106上形成由第二多晶硅膜制成并有第一导电类型N型的多晶硅电阻器116，以及由第二多晶硅膜制成并有第二导电类型P型的多晶硅电阻器117。在此，作为CMOS晶体管中栅电极的一部分的多晶硅膜107与多晶硅电阻器116和117是按分开的步骤形成的并有不同的薄膜厚度。多晶硅电阻器形成得比栅电极更薄。例如，栅电极的薄膜厚度约为2000至6000。而另一方面，每一电阻器的薄膜厚度则为500至2500。当多晶硅电阻器薄时，就能设置高值薄层电阻，且温度特性变得更好。因此，电阻器的精度就能进一步提高。
N型多晶硅电阻器116包括一高电阻区110和设置在电阻器两端部的高杂质浓度区108，使其与连接线有良好接触。高电阻区110的杂质浓度是由离子注入控制的，由此形成分别具有所要求电阻值的电阻器。与此类似，P型多晶硅电阻器117包括一高电阻区111和高杂质浓度区109。电阻值是根据高电阻区的杂质浓度设置的。
例如，薄层电阻值取决于电阻器的使用。在通常的分压电路的情况下，采用的薄层电阻值从每方块数仟欧至每方块数十仟欧。此时，是用硼或BF2作为P-型电阻器117的杂质，而它的浓度约在1×1014至9×1018原子/cm3。磷或砷则是用作N型电阻器116的杂质，而它的浓度约在1×1014至9×1018原子/cm3。
同样地，不论是N型电阻器116还是P型电阻器117均示于图1中。然而，从产品所要求的那些电阻器的性能以及它们的特性考虑为了减少制造步骤和成本，有时就只配备N型电阻器116和P型电阻器117当中的一种。
因此，当栅电极设置成P+型时，PMOS晶体管就变成表面沟道型PMOS晶体管。因而，即使当阈值电压被降低时，与埋入沟道型晶体管相比，泄漏电流仍能得到抑制。另一方面，在NMOS晶体管的情况下，当栅电极设置成P+型时，它就变成埋入沟道型NMOS晶体管。在这里，具有比硼更小扩散系数的砷被用作为降低阈值电压而要注入的杂质。这样，与用N+型栅电极的PMOS晶体管相比起来，NMOS晶体管就变为类似于表面沟道型晶体管的一种状态。此外，砷具有在硅膜和氧化膜之间的界面附近凝聚的特性。因而，NMOS晶体管更接近类似于表面沟道型晶体管的一种状态。其结果是，即使当在N型MOS晶体管中阈值电压降低时，泄漏电流仍能得到抑制而且低压运行也有可能。相对于单极栅结构而言，当N型MOS晶体管和P型MOS晶体管各自的栅电极都设置成P+型时，制造步骤就由此得到简化而且成本能够降低。
此外，在图1中，为了改进沟道长度调制、抑制起源于热载流子的稳定性下降以及提高对模拟电路有重要意义的漏端耐压等目的，采用了一种被称之为轻掺杂漏(LDD)结构的MOS晶体管结构，其中在源和漏中有低浓度的杂质扩散层N120和P121，并在距栅电极相当于侧边间隔物123的一段距离设置高浓度杂质扩散层N+103和P+104。由于高浓度杂质扩散层是按自对准形成的，因而此结构对于微型化而言是一种有利的结构，但反过来则有一项缺点那就是限制耐压的提高。
示于图1中的LDD结构是如下形成的。例如，通过离子注入法和热处理形成低浓度的杂质扩散层，然后，通过CVD法(化学汽相淀积法)淀积一层绝缘膜，进行各向异性的干法刻蚀形成侧边间隔物，以及通过离子注入法按自对准设置高深度的杂质扩散层。就低浓度的杂质扩散层而言，在NMOS晶体管114的N120的情况中，用磷或砷作为杂质且浓度约在1×1016至1×1018原子/cm3。在PMOS晶体管115的P121的情况中，用硼或BF2作为杂质且浓度约在1×1016至1×1018原子/cm3。就高浓度的杂质扩散层而言，在NMOS晶体管114的N+103的情况中，用磷或砷作为杂质且浓度为1×1019原子/cm3或更高。在PMOS晶体管115的P+104的情况中，用硼或BF2作为杂质且浓度为1×1019原子/cm3或更高。此外，侧边间隔物123宽度一般约在0.2μm至0.5μm。
从以上说明中可见，与用N+型多晶硅单极作栅电极制造常规的CMOS晶体管的方法相比，本发明用P+型多晶硅单极作栅电极制造CMOS晶体管的方法，在低压运行和低功耗方面是一项更有效的技术。此外，半导体器件还包括不同于栅电极的多晶硅电阻以及LDD结构的晶体管，通过它们还能提高功能与精度，而这些都是模拟电路所需要的。
接着，对示于图1的实施方案的半导体器件，将在图2的基础上描述其制造步骤。
例如，将磷离子注入P型硅半导体基底101中，并在1000℃至1175℃进行退火3小时至20小时。这样，磷离子就扩散形成杂质浓度约为1×1016原子/cm3的N型阱扩散层102。随后，用LOCOS法形成场绝缘膜106，经热氧化形成约100至300膜厚的栅绝缘膜105，并且进行离子注入以获取一预定的阈值电压。在此之后，用低压CVD法淀积膜厚约为500至2500的一层第一多晶硅膜。然后，将硼离子或BF2离子注入此第一多晶硅膜中，使其杂质浓度等于或高于1×1018原子/cm3，以此形成P+型多晶硅膜107(图2)。此处，P+型多晶硅膜是经离子注入形成的。然而，也可以通过在淀积多晶硅膜的同时将诸如硼的杂质混入其中的掺杂CVD法形成P+型多晶硅膜。在此之后，用溅射法或类似方法将一层硅化钨膜112作为厚度为500-2500的高熔点金属硅化物膜淀积在P+型多晶硅膜上。这里要注意，硅化钨膜是作为高熔点金属硅化物膜使用的。然而，也可以使用硅化钼膜、硅化钛膜或是硅化铂膜。然后，用低压CVD法在高熔点金属硅化物膜112上淀积膜厚500至3000的作为阻挡N型杂质进入P+型栅电极中的掩模件的氧化物绝缘膜113(图3)，并用光刻胶加工图形形成P+型栅电极。在此，也可以用氮化膜作为掩模件。然后，通过热氧化、低压CVD法或类似方法，在栅电极部分并在半导体基底的表面上形成100至500的一层氧化膜(图4)。此外，在这里，作为在P+栅电极上的绝缘膜113，可以形成具有由譬如300膜厚的氧化膜、用CVD法形成的500膜厚的氮化膜和约10膜厚的热氧化膜组成的叠层结构的一层绝缘膜以形成一高质的电容器。
接着，如图5中所示，将光刻胶119加工成图形，用离子注入法将砷或磷作为N型杂质掺入，使杂质浓度成为1×1016至1×1018原子/cm3左右，用以形成N型低浓度杂质区120作为NMOS晶体管的源和漏。然后，在去除光刻胶之后，如图6中所示，将一层新的光刻胶119加工成图形，用离子注入法将硼或BF2作为P型杂质掺入，使杂质浓度成为1×1016至1×1018原子/cm3左右，用以形成P型低浓度杂质区121作为PMOS晶体管的漏。
接着，如图7中所示，用CVD法(化学汽相淀积法)淀积一层绝缘膜122，以形成栅电极侧壁上的侧边间隔物。此时，当用氧化膜作栅电极的掩模件的绝缘膜时，就淀积一层氮化膜作间隔件。当用氮化膜作掩模件时，就淀积一层氧化膜作间隔件。这是由于栅的掩模件与间隔件之间的刻蚀选择比是在间隔物刻蚀中获取的。在此之后，进行RIE各向异性的干法刻蚀以形成如图8中所示的侧边间隔物123。
接着，如图9中所示，用CVD法或溅射法淀积一层膜厚如1000的第二多晶硅膜118。然后，为了形成低浓度的P型电阻器，在第二多晶硅膜118的整个表面上进行作为P型杂质BF2的离子注入，其剂量例如为1×1014原子/cm2。注意可以用硼取代BF2。在此之后，如图10中所示，低浓度的N型电阻区用光刻胶119加工成图形，并以剂量例如为3×1014原子/cm2进行选择性的磷离子注入。此时，为了稳定地形成N型电阻器，就要求将磷的剂量定在等于或大于两倍BF2的剂量。注意可以用砷取代磷。这样，当先将用于设置P型电阻器薄层电阻值的硼引入一后来成为N型的多晶硅电阻区中并且用磷或砷作为N型杂质再向该区注入使其成为N型电阻区时，就能有效地提高薄层电阻值。注意可以用光刻胶等制成的各自掩模分开向P型电阻区和N型电阻区进行离子注入的方法。
在此之后，去除光刻胶119，而后用一层光刻胶进行图形加工并进行RIE的各向异性干法刻蚀，用以形成具有作为第一导电类型的N型多晶硅电阻器116和具有作为第二导电类型的P型多晶硅电阻器117，如图11中所示。
接着，如图12中所示，用光刻胶119加工图形并用离子注入法以5×1015原子/cm2的剂量将砷作为N型杂质掺入。其结果是，同时形成了为在具有作为第一导电类型N型的第二多晶硅电阻器116中与铝线有充分接触的高浓度杂质区108，以及要成为NMOS晶体管的源和漏的N型高浓度杂质区103。取代省略的图10中所示将N型杂质引入第二多晶硅电阻器当中，图12中的N型高浓度杂质可以掺入N型电阻器的全区以形成较低电阻值的N型电阻器。
然后，在去除光刻胶之后，如图13中所示，用一层光刻胶119加工图形并用离子注入法以5×1015原子/cm2的剂量将BF2作为P型杂质掺入。其结果是，同时形成了为在具有作为第二导电类型P型的第二多晶硅电阻器117中与铝线有充分接触的高浓度杂质区109，以及要成为PMOS晶体管的源和漏的P型高浓度杂质区104。在图13中，P型高浓度杂质可以掺入P型电阻器的全区以形成较低电阻值的P型电阻器。
在此之后，虽然未作图示，如在常规半导体工艺中一样，形成一层中间绝缘膜、形成接触孔、形成铝线图形以及形成保护膜及其图形化以产生互补的MOS半导体器件。
如此，本发明的实施方案模式是在用P型半导体基底的实施方案基础上进行描述的。即使当基底的极性相反以及用N型半导体基底产生N基底P阱型的P+型单极栅CMOS晶体管时，也能如上述内容和原理中所提供的那样实现低压运行、低功耗和低成本的半导体器件。
如上所述，就功率控制半导体器件以及模拟半导体器件而言，它们各包含CMOS晶体管和电阻器，本发明的一种生产方法是一种获取作为P型多晶硅膜和高熔点金属硅化物膜的叠层结构的P型多晶金属硅化物结构的方法，这一叠层结构用于在CMOS晶体管中由导电类型分类的NMOS晶体管和PMOS晶体管两者各自的栅电极，而且还有一种半导体器件的制造方法，其中由与栅电极不同的一层多晶硅膜形成用于分压电路和CR电路的电阻器使得能够获得更高精度的电阻器。因此，与有N+型多晶硅栅单极的常规CMOS晶体管和其中沟道与栅电极具有同一极性的常规同极栅CMOS晶体管相比，在成本、制造周期以及元件性能方面均具优点。此外，能够实现具有高级功能和高精度的功率控制半导体器件和模拟半导体器件。
Claims (11)
1.一种半导体器件的制造方法，包括的步骤有：通过热氧化在半导体基底上形成元件隔离绝缘膜；通过热氧化形成栅绝缘膜；在栅绝缘膜上淀积500至2500的第一多晶硅膜；用杂质对第一多晶硅膜掺杂使得杂质浓度为1×1018原子/cm3或更高以造成第一多晶硅膜的导电类型为P型；在具有P型导电类型的第一多晶硅膜上淀积500至2500的高熔点金属硅化物膜；在高熔点金属硅化物膜上淀积500至3000厚度的绝缘膜；刻蚀具有P型导电类型的第一多晶硅膜、高熔点金属硅化物膜和绝缘膜以形成叠层的多晶金属硅化物栅电极；用第一导电类型的杂质以1×1016至1×1018原子/cm3的浓度掺杂第一导电类型MOS晶体管的低浓度扩散区；用第二导电类型的杂质以1×1016至1×1018原子/cm3的浓度掺杂第二导电类型MOS晶体管的低浓度扩散区；在多晶金属硅化物栅电极上淀积与多晶金属硅化物栅电极具有同一数量级膜厚度的绝缘膜；通过各向异性干刻法刻蚀该绝缘膜以便在多晶金属硅化物栅电极的侧壁上形成侧向间隔物；在元件隔离绝缘膜上淀积500至2500厚度的第二多晶硅膜；用第二导电类型的杂质以1×1014至9×1018原子/cm3的浓度掺杂第二多晶硅膜的全区或第二多晶硅膜的第一区；用第一导电类型的杂质以1×1014至9×1018原子/cm3的浓度掺杂第二多晶硅膜的第二区；刻蚀第二多晶硅膜以形成第二多晶硅膜的电阻器；用第一导电类型的杂质以1×1019原子/cm3或更高的浓度掺杂第二多晶硅膜第一区的部分或全区；用第二导电类型的杂质以1×1019原子/cm3或更高的浓度掺杂第二多晶硅膜第二区的部分或全区；在半导体基底的上面形成中间绝缘膜；在半导体基底上面的中间绝缘膜中形成接触孔；以及在接触孔中设置金属布线。
2.如权利要求1所提出的半导体器件的制造方法，其特征在于第一多晶硅膜的杂质引入方法为离子注入硼。
3.如权利要求1所提出的半导体器件的制造方法，其特征在于第一多晶硅膜的杂质引入方法为离子注入BF2。
4.如权利要求1所提出的半导体器件的制造方法，其特征在于第一多晶硅膜的杂质引入方法为在淀积第一多晶硅膜的同时将杂质混入其中的掺杂化学汽相淀积法。
5.如权利要求1所提出的半导体器件的制造方法，其特征在于在高熔点金属硅化物膜上淀积的绝缘膜包括氧化膜。
6.如权利要求5所提出的半导体器件的制造方法，其特征在于，当在高熔点金属硅化物膜上淀积的绝缘膜是氧化膜时，成为形成在多晶金属硅化物栅电极侧壁上的侧向间隔物材料的绝缘膜是氮化膜。
7.如权利要求1所提出的半导体器件的制造方法，其特征在于在高熔点金属硅化物膜上淀积的绝缘膜包括氮化膜。
8.如权利要求7所提出的半导体器件的制造方法，其特征在于，当在高熔点金属硅化物膜上淀积的绝缘膜是氮化膜时，成为形成在多晶金属硅化物栅电极侧壁上的侧向间隔物材料的绝缘膜是氧化膜。
9.如权利要求1所提出的半导体器件的制造方法，其特征在于在高熔点金属硅化物膜上淀积的绝缘膜包括氧化膜、氮化膜以及热氧化膜的叠层结构。
10.如权利要求9所提出的半导体器件的制造方法，其特征在于，当在高熔点金属硅化物膜上淀积的绝缘膜有一叠层结构且其最上层是氧化膜时，成为形成在多晶金属硅化物栅电极侧壁上的侧向间隔物材料的绝缘膜是氮化膜。
11.如权利要求1所提出的半导体器件的生产方法，其特征在于以1×1019原子/cm3或更高浓度向第二多晶硅膜第一区的部分和全区的第一导电类型杂质的掺杂是与向第一导电类型MOS晶体管的一扩散区的掺杂同时进行的，而且以1×1019原子/cm3或更高浓度向第二多晶硅膜第二区的部分和全区的第二导电类型杂质的掺杂是与向第二导电类型MOS晶体管的一扩散区的掺杂同时进行的。
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