CN105280636B - 分立半导体晶体管 - Google Patents

分立半导体晶体管 Download PDF

Info

Publication number
CN105280636B
CN105280636B CN201510331757.3A CN201510331757A CN105280636B CN 105280636 B CN105280636 B CN 105280636B CN 201510331757 A CN201510331757 A CN 201510331757A CN 105280636 B CN105280636 B CN 105280636B
Authority
CN
China
Prior art keywords
transistor
discrete semiconductor
semiconductor transistor
resistor
grid resistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201510331757.3A
Other languages
English (en)
Other versions
CN105280636A (zh
Inventor
A.基普
H-J.舒尔策
S.维尔科费尔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of CN105280636A publication Critical patent/CN105280636A/zh
Application granted granted Critical
Publication of CN105280636B publication Critical patent/CN105280636B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01C—RESISTORS
    • H01C7/00—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material
    • H01C7/04—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material having negative temperature coefficient
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Electromagnetism (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

分立半导体晶体管包括电耦合在分立半导体晶体管的栅极端子和栅电极端子之间的栅极电阻器。在‑40℃的温度下的栅极电阻器的电阻R大于在150℃的温度下。

Description

分立半导体晶体管
背景技术
半导体器件，特别是场效应控制开关器件（例如结场效应晶体管（JFET）、金属氧化物半导体场效应晶体管（MOSFET）和绝缘栅双极晶体管（IGBT））通常用于各种应用，其包括但不限于在电源和功率转换器、电动汽车、空调器、电机驱动器中的逆变器中的开关。
当切断晶体管时，开关损耗和过电压通常出现在第一和第二负载端子（例如FET的漏极和源极或IGBT的集电极和发射极）之间。因为晶体管的一个特性是在第一和第二负载端子之间的规定击穿电压Vbr，所以晶体管设计的目标是避免在断开操作期间在规定的操作温度范围上由过电压所引起的电击穿。
因此，存在对在不使开关损耗恶化的情况下改进在规定击穿电压Vbr和在断开操作期间在规定操作温度范围上出现的过电压之间的电压裕度的需要。
发明内容
实施例指的是分立半导体晶体管。分立半导体晶体管包括电耦合在分立半导体晶体管的栅极端子和栅电极之间的栅极电阻器。在-40℃的温度下的栅极电阻器的电阻R大于在150℃的温度下。
本领域中的技术人员在阅读下面的详细描述时并在观看附图时将认识到附加的特征和优点。
附图说明
附图被包括以提供对本公开的进一步理解并被并入本说明书中且构成本说明书的一部分。附图图示本公开的实施例并与描述一起用于解释本公开的原理。其它实施例和意图的优点将容易被认识到，因为它们通过参考下面的详细描述变得更好理解。
图1是包括具有负温度系数的栅极电阻器的分立半导体晶体管的实施例的示意图。
图2A和2B是示意性图示根据实施例的集电极电流Ic和集电极-发射极过电压VCE对比在IGBT断开期间的时间的曲线图。
图2C是图示根据实施例的在晶体管断开期间的最大过电压Vmax对比温度T的曲线图。
图3是图示在电击穿电压Vbr和过电压Vmax之间的电压裕度ΔV对比温度T的曲线图。
图4是图示根据实施例的一系列栅极电阻器的温度系数范围对比温度T的曲线图。
图5是图示在半导体本体上方的布线区域中的栅极电阻器的示意性横截面视图。
图6是图示包括毗连电触头的隧道电介质的栅极电阻器的示意性横截面视图。
图7是电耦合到晶体管单元的不同组的栅电极的栅极子电阻器的并联连接的示意图。
图8图示包括由熔丝确定的栅极子电阻器的互连的栅极电阻器的一个实施例。
具体实施方式
在下面的详细描述中，参考形成其一部分的附图，且其中作为例证示出其中本公开可被实践的特定实施例。应理解，其它实施例可被利用且可做出结构或逻辑改变而不偏离本发明的范围。例如，对一个实施例图示或描述的特征可在其它实施例上或接合其它实施例使用以产出另外的实施例。意图是本公开包括这样的修改和变化。使用不应被解释为限制所附权利要求的范围的特定语言描述了示例。附图并不按比例且仅为了例证性目的。为了清楚起见，相同的元件在不同的附图中由对应的参考符号指明，如果不是另有声明。
实施例的描述不是限制性的。特别是，在下文中描述的实施例的元件可与不同实施例的元件组合。
在下面的描述中使用的术语“晶片”、“衬底”、“半导体本体”或“半导体衬底”可包括具有半导体表面的任何基于半导体的结构。晶片和结构应被理解为包括硅、绝缘体上硅（SOI）、蓝宝石上硅（SOS）、掺杂和非掺杂半导体、由基本半导体基础支撑的硅的外延层和其它半导体结构。半导体不需要是基于硅的。半导体也可以是硅锗（SiGe）、锗（Ge）或砷化镓（GaAs）。根据其它实施例，碳化硅（SiC）或氮化镓（GaN）可形成半导体衬底材料。
术语“具有”、“包含”、“包括”、“含有”等是开放的，且术语指示所陈述的结构、元件或特征的存在，但不排除附加的元件或特征的存在。冠词“一”、“一个”和“该”意图包括复数以及单数，除非上下文清楚地另有指示。
术语“电连接”描述在电连接的元件之间的永久低欧姆连接，例如在所关注的元件之间的直接接触或经由金属和/或高掺杂半导体的低欧姆连接。术语“电耦合”包括：适合于信号传输的一个或多个中间元件可存在于电耦合的元件（例如临时提供在第一状态中的低欧姆连接和在第二状态中的高欧姆电解耦的元件）之间。
如在本说明书中使用的术语“水平”意图描述基本上平行于半导体衬底或本体的第一或主表面的取向。这可例如是晶片或管芯的表面。
如在本说明书中使用的术语“垂直”意图描述基本上布置成垂直于第一表面，即平行于半导体衬底或本体的第一表面的法线方向的取向。
在这个说明书中，半导体衬底或半导体本体的第二表面被考虑为由下或背侧表面形成，而第一表面被考虑为由半导体衬底的上、前或主表面形成。如在本说明书中使用的术语“在…上方”和“在…下方”因此描述结构特征与另一结构特征的相对位置。
在这个说明书中，n掺杂被称为第一导电类型，而p掺杂被称为第二导电类型。可替换地，半导体器件可被形成有相对的掺杂关系，使得第一导电类型可以是p掺杂的，而第二导电类型可以是n掺杂的。此外，一些附图通过指示紧靠掺杂类型的“+”或“-”而图示相对掺杂浓度。例如，“n-”意指比“n”掺杂区的掺杂浓度小的掺杂浓度，而“n+”掺杂区具有比“n”掺杂区大的掺杂浓度。然而，指示相对掺杂浓度并不意味着相同的相对掺杂浓度的掺杂区必须具有相同的绝对掺杂浓度，除非另有声明。例如，两个不同的n+掺杂区可具有不同的绝对掺杂浓度。同样适用于例如n+掺杂和p+掺杂区。
在本说明书中描述的特定实施例在不限于其的情况下关于半导体器件，特别是场效应半导体晶体管。在这个说明书内，术语“半导体器件”和“半导体部件”同义地被使用。半导体器件通常包括场效应结构。场效应结构可以是具有在第一导电类型的漂移区和第二导电类型的本体区之间形成本体二极管的pn结的MOSFET或IGBT结构。半导体器件通常是具有两个负载金属化的垂直半导体器件，所述两个负载金属化例如是MOSFET的源极金属化和漏极金属化，其彼此相对地布置且与相应的接触区处于低电阻接触。场效应结构也可由JFET结构形成。
作为示例，半导体器件是具有有源区域的功率半导体器件，有源区域具有例如用于携带和/或控制在两个负载金属化之间的负载电流的多个IGBT单元或MOSFET单元。此外，功率半导体器件通常具有外围区域，其具有当从上方看时至少部分地围绕有源区域的至少一个边缘终止结构。
如在本说明书中使用的术语“功率半导体器件”意在描述具有高电压和/或高电流开关能力的在单个芯片上的半导体器件。换句话说，功率半导体器件针对通常在10安培到几kA范围内的高电流而被计划。在这个说明书中，术语“功率半导体器件”和“功率半导体部件”同义地被使用。
如在本说明书中使用的术语“场效应”意在描述第一导电类型的导电“沟道”的电场居间形成和/或在第一导电类型的两个区之间的沟道的导电性和/或形状的控制。导电沟道可在布置在第一导电类型的两个区之间的第二导电类型的半导体区（通常第二导电类型的本体区）中被形成和/或控制。由于场效应，穿过沟道区的单极电流路径在分别在MOSFET结构和IGBT结构中的第一导电类型的源极区或发射极区与第一导电类型的漂移区之间被形成和/或控制。漂移区可分别与第一导电类型的较高掺杂漏极区或第二导电类型的较高掺杂集电极区接触。漏极区或集电极区与漏极或集电极电极低电阻电接触。源极区或发射极区与源极或发射极电极低电阻电接触。在JFET结构中，沟道区通常由布置在第二导电类型的栅极区和本体区之间的第一导电类型的漂移区的一部分形成，并可通过改变在栅极区和沟道区之间形成的耗尽层的宽度来控制。
在本说明书的上下文中，术语“MOS”（金属氧化物半导体）应被理解为包括更一般的术语“MIS”（金属绝缘体半导体）。例如，术语MOSFET（金属氧化物半导体场效应晶体管）应被理解为包括具有不是氧化物的栅极绝缘体的FET，即术语MOSFET在分别IGFET（绝缘栅场效应晶体管）和MISFET（金属绝缘体半导体场效应晶体管）的更一般的术语意义上被使用。
在本说明书的上下文中，术语“栅电极”意在描述位于沟道区旁边并被配置成形成和/或控制沟道区的电极。术语“栅电极”将包括电极或导电区，其位于本体区旁边并由形成栅极电介质区的绝缘区与本体区绝缘并被配置成通过充电到适当的电压来形成和/或控制穿过本体区的沟道区。
作为示例，栅电极被实现为沟槽-栅极电极，即作为布置在从主表面延伸到半导体衬底或本体中的沟槽中的栅电极。栅电极也可被实现为平面栅电极。
当沟槽-栅电极在从上方看时例如以跳棋盘的形式形成二维晶格时，功率场效应半导体器件的有源区域的单位单元在水平横截面中可包括沟槽-栅电极和台面的周围部分。
可替换地，功率场效应半导体器件的有源区域的单位单元在从上方看时可在水平横截面中包括沟槽-栅电极和两个毗连的台面的相应部分。在这些实施例中，沟槽-栅电极、台面和单位单元可形成相应的一维晶格。
用于分别形成栅电极和场电极的导电区可由具有足够高的导电性的材料制成，使得导电区在器件操作期间形成等电位区。例如，导电区可由具有金属或近金属导电性的材料（诸如，例如钨的金属、高掺杂多晶硅、硅化物等）制成。通常，导电区与半导体器件的栅极金属化电阻电连接。绝缘区可由任何适当的电介质材料（诸如，例如热氧化硅的氧化硅、氮化硅、氮氧化硅等）制成。
在本说明书的上下文中，术语“金属化”意在描述具有关于导电性的金属或近金属性质的区或层。金属化可与半导体区接触以形成电极、焊盘和/或半导体器件的端子。金属化可由金属（例如Al、Ti、W、Cu和Co）制成和/或包括金属（例如Al、Ti、W、Cu和Co），但也可由具有关于导电性的金属或近金属性质的材料（例如高掺杂n型或p型多晶Si、TiN或诸如TaSi2、TiSi2、PtSi、CoSi2、WSi2的导电硅化物等）制成。金属化也可包括不同的导电材料，例如那些材料的堆叠。
图1是分立半导体晶体管100的实施例的示意图。
分立半导体晶体管100包括电耦合在分立半导体晶体管100的栅极端子110和栅电极端子111之间的栅极电阻器105。在-40℃的温度下的栅极电阻器105的电阻R大于在150℃的温度下，即R(-40℃) > R(150℃)。不同于由在单个半导体本体上制造和互连的几个到数十亿个有源器件组成的集成电路（IC），分立半导体晶体管100是在半导体本体中的单个晶体管，而没有互连到其的任何其它有源半导体元件。虽然无源部件（例如电阻器、电容器和电感器）可在半导体本体中和/或上形成，分立半导体晶体管100被规定为执行初步电子功能。虽然分立半导体晶体管100可包括大量晶体管单元，但分立半导体晶体管100被规定为执行初步电子功能，且不可分成在本身中起作用的分开的部件，如对集成电路是典型的。
栅极端子可以是栅极接触区域，例如配置成充当接合焊盘的栅极焊盘。栅电极可包括导电材料，例如邻接栅极电介质的掺杂多晶硅。栅极电阻器105可包括在栅极端子和栅电极之间的电阻元件的全部或部分。作为示例，栅极电阻器105可由接触探针确定和/或例如从电特性（例如品质因数）的测量提取。
根据实施例，电阻R的温度系数满足：
< -0.001 1/K。
根据另一实施例，温度系数满足-0.01 1/K < < -0.001 1/K。
根据实施例，分立半导体晶体管100是FET，例如具有漏极和源极作为第一和第二负载端子112、113的MOSFET。根据另一实施例，分立半导体晶体管100是具有集电极和发射极作为第一和第二负载端子112、113的IGBT。根据又另一实施例，分立半导体晶体管10是具有漏极和源极作为第一和第二负载端子112、113的JFET。
可从单晶半导体材料提供分立半导体晶体管100的半导体本体，所述单晶半导体材料作为示例例如是硅（Si）、碳化硅（SiC）、锗（Ge）、硅锗（SiGe）、氮化镓（GaN）或砷化镓（GaAs）。
根据实施例，分立半导体晶体管100在半导体模块中与其它例如类似的分立半导体晶体管电互连。
通过耦合具有在栅极端子110和栅电极端子111之间的负温度系数的栅极电阻器105，可以以有益的方式调整在晶体管断开期间的过电压的温度特性。此外，电阻随着温度的增加而减小对于开关损耗是有益的。
在晶体管断开期间的过电压的温度特性可由相应的测量确定。作为示例，图2A图示在不同的温度Tj = -40℃和Tj = 175℃下用于IGBT的经由时间的集电极电流特性。参考图2B所示的曲线图，在相同的晶体管温度Tj = -40℃和Tj = 175℃下针对图2A的IGBT图示在晶体管断开期间在集电极和发射极之间的过电压VCG的特性对比时间。如可从在Tj = -40℃和Tj = 175℃下的曲线导出的，最大过电压VCE_MAX在Tj = 175℃下比在Tj = -40℃下更大（见VCE_MAX(175℃)和VCE_MAX(-40℃)）。
在图2C的示意性曲线图中，根据实施例示意性图示在晶体管断开期间的最大过电压Vmax对比温度T。在特定温度下的最大过电压Vmax对应于在晶体管断开期间的过电压的特性中的峰值，例如对于IGBT的示例在图2B中所示的在T=-40℃和T=175℃下的VCE_MAX。在被示为曲线C1的实施例中，最大过电压Vmax的温度系数是0，导致温度无关最大过电压Vmax。在由曲线C2所示的实施例中，最大过电压Vmax的温度系数为正，导致随着温度T的增加而增加最大过电压Vmax。除了由在图2C中的曲线C1和C2所示的实施例以外，可通过调整栅极电阻器的负温度系数及其温度分布图来实现其它特性曲线。
包括具有负温度系数的栅极电阻器105的分立半导体晶体管100允许在规定击穿电压Vbr和在断开操作期间的最大过电压Vmax之间的改进的电压裕度，如关于图3的曲线图图示和描述的。
参考图3，图示对比温度T的电压曲线。被表示为Vbr的电压曲线指的是分立半导体晶体管的电击穿电压特性。过电压Vmax1指的是具有栅极电阻器的分立半导体晶体管，该栅极电阻器具有典型正温度系数。具有正温度系数的栅极电阻器可以是由例如高掺杂半导体材料（例如高p掺杂多晶硅或单晶硅或高n掺杂多晶硅或单晶硅）制成的栅极电阻器。具有带有正温度系数的栅极电阻器的分立半导体晶体管的过电压Vmax1随着温度T的增加而降低。因此，过电压Vmax1的温度系数是负的，这与电击穿电压Vbr的正温度系数相反。电击穿电压Vbr的温度系数和具有相反的符号的过电压Vmax1导致在电击穿电压Vbr和过电压Vmax1之间的电压裕度ΔV1的不利的温度行为。虽然在150℃的温度下的电压裕度ΔV1对于操作在安全操作区域中的分立半导体晶体管足够大（见ΔV1(150℃)），但是电压裕度ΔV1随着温度T的降低而急剧降低（见ΔV1(-40℃)），并可甚至小于用于补偿由过程技术波动（例如跨越经处理的晶片的波动、并行地或在彼此之后处理的晶片之间的波动、例如前段制程（FEOL）过程的波动的特定过程的波动）引起的过电压Vmax1和电击穿电压Vbr的变化的最小安全裕度。作为示例，在温度T = -40℃下的电压裕度ΔV1为了安全操作应大于和的和，是离平均击穿电压的标准偏差，而是离在T = -40℃下的平均最大过电压的标准偏差。
过电压Vmax2指的是根据实施例的带有具有负温度系数的栅极电阻器的分立半导体晶体管。类似于在图2C中图示的电压曲线C1，过电压Vmax2在所示温度范围内是恒定的。虽然在150℃的温度下在电击穿电压Vbr和过电压Vmax2之间的电压裕度ΔV2（见ΔV2（150℃））小于ΔV1(150℃)，在温度T = 150℃下的电压裕度ΔV2对于操作在安全操作区域中的分立半导体晶体管也足够大。然而，因为过电压Vmax2在所示的温度范围上是恒定的且当典型栅极电阻器的过电压Vmax1具有正温度系数时不随着温度的降低而增加，在温度T = -40℃下的电压裕度ΔV2比在相同温度T = -40℃下的电压裕度ΔV1更有利，因为ΔV2(-40℃)> ΔV1(-40℃)。因此，可通过抵消或避免由在晶体管断开期间的过电压引起的不期望的电击穿来改进在温度T = -40℃下操作分立半导体晶体管的安全性。
过电压Vmax3指的是带有具有负温度系数的栅极电阻器的分立半导体晶体管的另一实施例。类似于在图2C中图示的电压曲线C2，过电压Vmax3在所示温度范围内随着温度的增加而增加。虽然在150℃的温度下在电击穿电压Vbr和过电压Vmax3之间的电压裕度ΔV3（见ΔV3(150℃)）小于ΔV1(150℃)和ΔV2(150℃)，但是在温度T = 150℃下的电压裕度ΔV3对于操作在安全操作区域中的分立半导体晶体管也足够大。然而，因为过电压Vmax3类似于Vbr在所示温度范围上随着温度T的降低而降低且当典型栅极电阻器的过电压Vmax1具有正温度系数时不随着温度的降低而增加，所以在温度T = -40℃下的电压裕度ΔV3比在相同温度T = -40℃下的电压裕度ΔV1和ΔV2更有利，因为ΔV3(-40℃) > ΔV2(-40℃) >ΔV1(-40℃)。电压裕度ΔV3甚至可在所示温度范围上是恒定的。因此，可通过抵消或避免由在晶体管断开期间的过电压引起的不期望的电击穿来改进在温度T = -40℃下操作分立半导体晶体管的安全性。
因此，包括具有负温度系数的栅极电阻器的分立半导体晶体管的实施例允许在电击穿电压Vbr和在断开操作期间的最大过电压Vmax之间的改进的电压裕度。与具有带有正温度系数的栅极电阻器的分立半导体晶体管比较，开关损耗可随着温度的增加而降低。
根据实施例，栅极电阻器105的电阻R在Tj = 25℃的晶体管温度下在从0.5 Ω到50 Ω的范围内。
图4是图示栅极电阻器105的温度系数对比温度T的一个实施例的曲线图。根据实施例，温度系数在从-40℃到150℃的温度范围内从-0.01 1/K到-0.001 1/K变动（见图4中被表示为A的围住的区域）。
根据实施例，栅极电阻器105是结晶硅栅极电阻器，例如单晶或多晶硅栅极电阻器，其中栅极电阻器的掺杂浓度包括至少50%深能级掺杂剂。深能级掺杂剂是在从掺杂剂移除电子或空穴到价带或导带所需的能量大于特性热能kT的四倍的意义上的掺杂剂，其中k是波尔兹曼常数，且T是温度。尽管硼（B） 、铝（Al）或镓（Ga）是在硅中的平坦能级受主的示例，且磷（P）、砷（As）、锑（Sb）是用于硅中的平坦能级施主的示例，栅极电阻器105的一个实施例包括硒（Se）、硫（S）、铟（In）中的至少一个作为深能级掺杂剂。通过用至少30%或甚至50%或70%深能级掺杂剂掺杂栅极电阻器，由于在高于室温的温度下相当大量的电子/空穴被从深能级施主/受主转移到导带/价带的事实，可实现负温度系数。可通过相对于彼此调整平坦和深能级掺杂剂的浓度在考虑到它们的激活能的情况下来如期望的设置在晶体管断开期间的最大过电压Vmax的特性。
根据实施例，栅极电阻器105是结晶硅栅极电阻器，例如单晶或多晶硅栅极电阻器，且结晶硅的导电类型是n型。结晶硅栅极电阻器的n型掺杂浓度小于1018 cm-3。因此，肖特基势垒存在于结晶硅栅极电阻器和在结晶硅栅极电阻器栅上的触头之间。流经肖特基势垒的电流随着温度的增加而增加，因为温度的增加促进通过电子克服肖特基势垒。
根据实施例，栅极电阻器105是结晶硅栅极电阻器，例如单晶或多晶硅栅极电阻器，且多晶硅的导电类型是p型。结晶硅栅极电阻器的p型掺杂浓度小于1016 cm-3。因此，肖特基势垒存在于结晶硅栅极电阻器和在结晶硅栅极电阻器上的触头之间。流经肖特基势垒的电流随着温度的增加而增加，因为温度的增加促进通过空穴克服肖特基势垒。如果结晶硅栅极电阻器的掺杂级别小于1013 cm-3，则由于自由电荷载流子的温度诱导生成，硅的电阻率展示明显的负温度系数。
参考图5的示意性横截面视图，分立半导体晶体管100的实施例包括半导体本体120和在第一侧123处在半导体本体120上的布线区域。在图5所示的实施例中，布线区域包括用于提供从栅电极端子111及第一和第二负载端子112、113中的每一个到晶体管焊盘或管脚（例如栅极端子110）的电连接的一个或多个图案化或非图案化的金属化和/或掺杂半导体层。布线区域还包括栅极电阻器105。
在图5所示的实施例中，栅极电阻器105是平面栅极电阻器和绝缘层123，例如氧化物层被布置在栅极电阻器105和半导体本体120之间。根据其它实施例，栅极电阻器105或栅极电阻器105的部分也可在半导体本体120中的一个或多个沟槽中形成。半导体电阻器也可被形成为例如在半导体本体120中的一个更多的一个或多个掺杂半导体区。
在图5中，通过用由栅电极端子111及第一和第二负载端子112、113围绕的框取代组成元件（例如一个或多个晶体管半导体阱和一个或多个晶体管电介质）来简化在横截面视图中的分立半导体晶体管100的图解。
半导体本体120的厚度可从数十µm到数百µm变动，这取决于分立半导体晶体管100的电压阻断要求。
分立半导体晶体管100可包括例如在半导体本体120的第二侧126处的可选的场停止区125。根据实施例，栅极电阻器105和场停止区125均包括相同类型的深能级掺杂剂（例如硒），由此，场停止区的深能级掺杂增强在断开期间的过电压的正温度相关性，因为场停止区的掺杂级别的温度诱导增加导致由IGBT的后侧发射极进行的空穴注入的降低。
根据分立半导体晶体管的另一实施例，栅极电阻器105是负温度系数热敏电阻器。
在图6的示意性横截面视图中图示另外的实施例。隧道电介质130是进一步包括导电部分131的栅极电阻器105的部分，导电部分131包括例如一个或多个高掺杂半导体材料和/或一个或多个金属。隧道电介质130被布置在到栅极电阻器105的触头132和导电部分131之间。流经隧道电介质130的电流随着温度的增加而增加，因为温度的增加促进电荷载流子隧穿隧道电介质130，导致栅极电阻器105的负温度系数。根据实施例，栅极电阻器105包括并联连接的多个隧道电介质。
在图7中图示分立半导体晶体管100的另一实施例，栅极电阻器105是多个栅极子电阻器（例如子栅极电阻器1050、1051）的并联连接。每一个栅极子电阻器电耦合到分立半导体晶体管100的晶体管单元的不同组。栅极子电阻器1050电耦合到第一组晶体管单元1100、1101、1102的栅电极端子1130、1131、1132，且栅极子电阻器1051电耦合到第二组晶体管单元1200、1201、1202的栅电极端子1230、1231、1232。第一组的第一负载端子1110、1111、1112和第二组的第一负载端子1210、1211、1212连接到相同的第一负载端子管脚L1。第一组的第二负载端子1120、1121、1122和第二组的第二负载端子1220、1221、1222连接到相同的第二负载端子管脚L1。
在图7所示的实施例中，图示两个栅极子电阻器，每一个栅极子电阻器电耦合到三个晶体管单元。电耦合到一个栅极子电阻器的栅极子电阻器的数量和晶体管单元的数量当然可根据晶体管设计而变化。
通过将晶体管单元细分成组并通过不同的栅极子电阻器划分该组的晶体管单元的栅极，在晶体管操作期间的不期望的热点生成可被抵消或避免，因为栅极子电阻器随着温度的增加的减小导致经由相应的栅极子电阻器驱动的晶体管单元的组的开关损耗的降低。
根据另一实施例，可通过将栅极子电阻器中的至少两个的电阻设置到不同的值来抵消在整个芯片区域上的不均匀温度分布。作为示例，在芯片边缘处的温度可小于在芯片中心处。通过将用于驱动芯片中心中的晶体管单元的栅极子电阻器设置到比用于驱动芯片边缘中的晶体管单元的栅极子电阻器小的值，温度分布的均匀性可被改进。
在图8所示的分立半导体晶体管100的另一实施例中，栅极电阻器105包括可部分地并联连接（例如子电阻器1055、1056、1057）和部分地串联连接的多个栅极子电阻器1055、1056、1057、1058。在栅极子电阻器1055、1056、1057、1058之间的互连由多个熔丝1065、1066、1067、1068确定。作为示例，熔丝1065、1066、1067、1068中的每一个熔丝可通过例如激光微调被熔断。可通过熔断熔丝1068来去除在栅极子电阻器1058的相对端之间的短路，从而使栅极子电阻器1058与栅极子电阻器1055、1056、1057中的一个或多个串联连接。同样，可通过熔断熔丝1065、1066、1067中的没有一个、一个或两个来调整栅极子电阻器1055、1056、1057的并联连接。栅极子电阻器的可变互连允许栅极电阻的灵活调整。根据实施例，多个栅极子电阻器中的至少两个具有不同的温度系数。因此，可以以期望和灵活的方式调整栅极电阻器105的温度系数。
虽然在本文已经图示和描述了特定的实施例，但本领域中的普通技术人员将认识到，多种可替换和/或等效实现可代替所示和所述的特定实施例，而不偏离本发明的范围。作为示例，在所示实施例中被表示为p掺杂或n掺杂的半导体区也可以反过来被掺杂，即被表示为p掺杂的半导体区可以是n掺杂的以及被表示为n掺杂的半导体区可以是p掺杂的。这个申请意在涵盖本文讨论的特定实施例的任何改编或变化。因此，意图是本发明仅由权利要求及其等效形式限制。

Claims (16)

1.一种分立半导体晶体管，包括：
位于单个半导体本体中的晶体管单元，每个所述晶体管单元包括栅电极端子，第一负载端子和第二负载端子，其中所述晶体管单元的所述栅电极端子被电连接，所述晶体管单元的所述第一负载端子被电连接并且所述晶体管单元的所述第二负载端子被电连接；
栅极电阻器，电耦合在所述晶体管单元的栅极端子和所述栅电极端子之间；其中
在25℃的温度下的所述栅极电阻器的电阻R大于在150℃的温度下的电阻，且
其中所述栅极电阻器是多个栅极子电阻器的并联连接，每一个栅极子电阻器被电耦合到所述分立半导体晶体管的晶体管单元的不同组。
2.如权利要求1所述的分立半导体晶体管，其中所述电阻R的温度系数满足：
其中所述温度系数根据如下变动：-0.01 1/K < < -0.001 1/K。
3.如权利要求1所述的分立半导体晶体管，其中所述栅极电阻器的所述电阻R在Tj =25℃的晶体管温度下在从0.1Ω到100 Ω的范围内。
4.如权利要求1所述的分立半导体晶体管，其中所述分立半导体晶体管是功率晶体管，并且是绝缘栅双极晶体管、场效应晶体管和结场效应晶体管之一。
5.如权利要求1所述的分立半导体晶体管，其中所述栅极电阻器是结晶硅栅极电阻器。
6.如权利要求5所述的分立半导体晶体管，其中所述栅极电阻器的掺杂浓度包括至少50%深能级掺杂剂。
7.如权利要求6所述的分立半导体晶体管，其中所述深能级掺杂剂包括硒、硫、和铟中的至少一个。
8.如权利要求7所述的分立半导体晶体管，其中所述结晶硅栅极电阻器的导电类型是n型，且所述结晶硅栅极电阻器的n型掺杂浓度小于1018 cm-3。
9.如权利要求7所述的分立半导体晶体管，其中所述结晶硅栅极电阻器的导电类型是p型，且所述结晶硅栅极电阻器的p型掺杂浓度小于1016 cm-3。
10.如权利要求7所述的分立半导体晶体管，其中所述结晶硅栅极电阻器的导电类型是p型，且所述结晶硅栅极电阻器的p型掺杂浓度小于1013 cm-3。
11.如权利要求5所述的分立半导体晶体管，还包括隧道电介质作为结晶硅栅极电阻器的部分。
12.如权利要求1所述的分立半导体晶体管，其中所述栅极电阻器是负温度系数热敏电阻器。
13.如权利要求1所述的分立半导体晶体管，其中所述分立半导体晶体管的所述栅极电阻器和场停止区均包括硒掺杂剂。
14.如权利要求1所述的分立半导体晶体管，其中所述栅极子电阻器中的至少两个的电阻是不同的。
15.如权利要求1所述的分立半导体晶体管，还包括由深能级掺杂剂限定的场停止区。
16.一种半导体模块，包括多个互连的根据权利要求1的分立半导体晶体管。
CN201510331757.3A 2014-06-16 2015-06-16 分立半导体晶体管 Active CN105280636B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/305596 2014-06-16
US14/305,596 US9871126B2 (en) 2014-06-16 2014-06-16 Discrete semiconductor transistor

Publications (2)

Publication Number Publication Date
CN105280636A CN105280636A (zh) 2016-01-27
CN105280636B true CN105280636B (zh) 2019-04-16

Family

ID=54706980

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510331757.3A Active CN105280636B (zh) 2014-06-16 2015-06-16 分立半导体晶体管

Country Status (3)

Country Link
US (1) US9871126B2 (zh)
CN (1) CN105280636B (zh)
DE (1) DE102015109528B4 (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102015112919B4 (de) * 2015-08-06 2019-12-24 Infineon Technologies Ag Halbleiterbauelemente, eine Halbleiterdiode und ein Verfahren zum Bilden eines Halbleiterbauelements
DE102016015738B4 (de) 2016-03-09 2022-06-02 Infineon Technologies Ag Transistorzellen und einen dotierten Bereich aufweisende Halbleitervorrichtung mit breitem Bandabstand
DE102016104256B3 (de) * 2016-03-09 2017-07-06 Infineon Technologies Ag Transistorzellen und Kompensationsstruktur aufweisende Halbleitervorrichtung mit breitem Bandabstand
US10403623B2 (en) * 2017-07-06 2019-09-03 General Electric Company Gate networks having positive temperature coefficients of resistance (PTC) for semiconductor power conversion devices
WO2019187509A1 (ja) * 2018-03-28 2019-10-03 三菱電機株式会社 半導体装置
JP7099027B2 (ja) * 2018-04-19 2022-07-12 富士電機株式会社 半導体装置
US11579645B2 (en) * 2019-06-21 2023-02-14 Wolfspeed, Inc. Device design for short-circuitry protection circuitry within transistors
JP2022038159A (ja) * 2020-08-26 2022-03-10 富士電機株式会社 半導体モジュール

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5684323A (en) * 1994-12-14 1997-11-04 Nec Corporation Protection circuit for semiconductor device
CN1269207C (zh) * 2001-06-19 2006-08-09 精工电子有限公司 半导体器件的制造方法
US7327186B1 (en) * 2005-05-24 2008-02-05 Spansion Llc Fast wide output range CMOS voltage reference

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3707874A (en) * 1971-03-24 1973-01-02 Spati Ind Inc Solid state position sensing apparatus
US5008725C2 (en) * 1979-05-14 2001-05-01 Internat Rectifer Corp Plural polygon source pattern for mosfet
US5408128A (en) * 1993-09-15 1995-04-18 International Rectifier Corporation High power semiconductor device module with low thermal resistance and simplified manufacturing
US5592006A (en) * 1994-05-13 1997-01-07 International Rectifier Corporation Gate resistor for IGBT
US5795793A (en) * 1994-09-01 1998-08-18 International Rectifier Corporation Process for manufacture of MOS gated device with reduced mask count
US5633036A (en) * 1995-04-21 1997-05-27 The Board Of Trustees Of The University Of Illinois Selective low temperature chemical vapor deposition of titanium disilicide onto silicon regions
US6023086A (en) * 1997-09-02 2000-02-08 Motorola, Inc. Semiconductor transistor with stabilizing gate electrode
US6008533A (en) * 1997-12-08 1999-12-28 Micron Technology, Inc. Controlling impedances of an integrated circuit
US6245627B1 (en) * 1999-02-16 2001-06-12 United Microelectronics Corp. Method of fabricating a load resistor for an SRAM
JP3983439B2 (ja) * 1999-12-07 2007-09-26 本田技研工業株式会社 電気自動車の制御装置
US6690030B2 (en) * 2000-03-06 2004-02-10 Kabushiki Kaisha Toshiba Semiconductor device with negative differential resistance characteristics
JP3810246B2 (ja) * 2000-03-15 2006-08-16 株式会社ルネサステクノロジ 半導体装置および半導体装置の製造方法
WO2002005342A1 (en) * 2000-07-06 2002-01-17 Zeta, A Division Of Sierratech, Inc. A solid state power amplifying device
DE10217610B4 (de) 2002-04-19 2005-11-03 Infineon Technologies Ag Metall-Halbleiter-Kontakt, Halbleiterbauelement, integrierte Schaltungsanordnung und Verfahren
DE10354443B4 (de) * 2003-11-21 2008-07-31 Infineon Technologies Ag Halbleiterbauelementanordnung mit einer Defekterkennungsschaltung
DE10361714B4 (de) * 2003-12-30 2009-06-10 Infineon Technologies Ag Halbleiterbauelement
JP2005228851A (ja) 2004-02-12 2005-08-25 Mitsubishi Electric Corp Ｉｇｂｔモジュール
JP2006049341A (ja) * 2004-07-30 2006-02-16 Renesas Technology Corp 半導体装置およびその製造方法
JP4756843B2 (ja) * 2004-10-05 2011-08-24 パナソニック株式会社 トランジスタ回路
US7989888B2 (en) * 2006-08-31 2011-08-02 Infineon Technologies Autria AG Semiconductor device with a field stop zone and process of producing the same
KR100823481B1 (ko) * 2007-01-19 2008-04-21 삼성에스디아이 주식회사 플라즈마 표시 장치 및 그 전압 생성기
KR20080069387A (ko) * 2007-01-23 2008-07-28 주식회사 하이닉스반도체 기준전압 발생회로
US7829940B2 (en) * 2008-06-27 2010-11-09 Infineon Technologies Austria Ag Semiconductor component arrangement having a component with a drift zone and a drift control zone
US20110241020A1 (en) 2010-03-31 2011-10-06 Triquint Semiconductor, Inc. High electron mobility transistor with recessed barrier layer
JP6176817B2 (ja) * 2011-10-17 2017-08-09 ローム株式会社 チップダイオードおよびダイオードパッケージ
JP6031228B2 (ja) * 2011-12-27 2016-11-24 シャープ株式会社 光ビーム検出回路、光ビーム走査ユニット及び画像形成装置
JP6134507B2 (ja) * 2011-12-28 2017-05-24 ローム株式会社 チップ抵抗器およびその製造方法
US8975727B2 (en) * 2012-02-28 2015-03-10 Intermolecular, Inc. Memory cell having an integrated two-terminal current limiting resistor
US9773863B2 (en) * 2014-05-14 2017-09-26 Infineon Technologies Austria Ag VDMOS having a non-depletable extension zone formed between an active area and side surface of semiconductor body
US10181713B2 (en) * 2014-10-17 2019-01-15 Globalfoundries Inc. Methods of post-process dispensation of plasma induced damage protection component
DE102016100504B4 (de) * 2016-01-13 2021-11-18 Infineon Technologies Ag Transistorbauelement mit segmentierter Kontaktschicht

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5684323A (en) * 1994-12-14 1997-11-04 Nec Corporation Protection circuit for semiconductor device
CN1269207C (zh) * 2001-06-19 2006-08-09 精工电子有限公司 半导体器件的制造方法
US7327186B1 (en) * 2005-05-24 2008-02-05 Spansion Llc Fast wide output range CMOS voltage reference

Also Published As

Publication number Publication date
US20150364468A1 (en) 2015-12-17
CN105280636A (zh) 2016-01-27
DE102015109528A1 (de) 2015-12-17
DE102015109528B4 (de) 2022-11-10
US9871126B2 (en) 2018-01-16

Similar Documents

Publication Publication Date Title
CN105280636B (zh) 分立半导体晶体管
CN105431946B (zh) 具有平面状通道的垂直功率金氧半场效晶体管元胞
US9960156B2 (en) Integrated semiconductor device having a level shifter
CN107026165B (zh) 包括含第一和第二晶体管的半导体器件和控制电路的电路
CN107978633B (zh) 包含晶体管器件的半导体器件
CN104143973B (zh) 半导体器件
DE102014115314B4 (de) Bipolartransistor mit isoliertem gate mit einem thermistor mit negativem temperaturkoeffizienten und herstellungsverfahren
CN105226096A (zh) 场效应半导体器件以及其运行和制造的方法
CN101794781A (zh) 单片式半导体开关及制作方法
CN104576737B (zh) 半导体器件
CN103337498B (zh) 一种bcd半导体器件及其制造方法
CN111201611B (zh) 具有高dv/dt能力的功率开关装置及制造这种装置的方法
CN105321992A (zh) 包括场电极的半导体器件
CN104299997A (zh) 电荷补偿半导体器件
US9123801B2 (en) Semiconductor device, integrated circuit and method of manufacturing a semiconductor device
US20220190126A1 (en) Semiconductor device with a crossing region
CN104979401B (zh) 半导体器件和集成电路
CN107017304A (zh) 半导体切换装置以及制造半导体切换装置的方法
CN105826388B (zh) 可用高栅极电压操作的高电压晶体管
CN103531614B (zh) 电荷补偿半导体器件
CN105702719B (zh) 具有改进稳定性的功率半导体器件及其生产方法
US10490656B2 (en) Charge-compensation semiconductor device and a manufacturing method therefor
US11164865B2 (en) Bi-directional transistor devices having electrode covering sidewall of the Fin structure
US11004762B2 (en) Semiconductor device, vehicle-mounted semiconductor device, and vehicle-mounted control device
CN107845678A (zh) 功率半导体器件的二极管结构

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant