CN107026165B - 包括含第一和第二晶体管的半导体器件和控制电路的电路 - Google Patents

包括含第一和第二晶体管的半导体器件和控制电路的电路 Download PDF

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Abstract

电路(10)包括半导体器件(1)。半导体器件(1)包括在共用的半导体衬底(100)中的第一晶体管(20)和第二晶体管(30)，第一晶体管(20)具有与第二晶体管(30)相同的导电类型。第一晶体管(20)的第一源极区(201)经由半导体衬底(100)的第一主表面(110)电连接到第一源极端子(272)。第二晶体管(30)的第二漏极区(305)经由半导体衬底(100)的第一主表面(110)电连接到第二漏极端子(372)。第一晶体管(20)的第一漏极区(205)和第二晶体管(30)的第二源极区(301)经由半导体衬底(100)的第二主表面(120)电连接到输出端子(374)。电路(10)还包括用于控制第一晶体管(20)的第一栅极(210)和第二晶体管(30)的第二栅极(310)的控制电路(500)。

Description

包括含第一和第二晶体管的半导体器件和控制电路的电路
技术领域
本发明涉及电子器件领域，具体地涉及包括具有第一晶体管和第二晶体管的半导体器件和控制电路的电路。
背景技术
包括适当地连接以形成半桥的晶体管的半导体器件通常用于功率电子器件领域。例如，半桥可以用于驱动电动机或开关模式电源。
正在开发用于包括在一个半导体衬底中形成的两个晶体管的半导体器件的改进概念。
本发明的一个目的是提供一种改进的电路，其包括具有两个晶体管的半导体器件和用于控制晶体管的控制电路。
根据本发明，上述目的通过根据独立权利要求所要求保护的主题来实现。在从属权利要求中进行了进一步的限定。
发明内容
根据一个实施方式，电路包括半导体器件。该半导体器件包括在共用的半导体衬底中的第一晶体管和第二晶体管，第一晶体管具有与第二晶体管相同的导电类型。第一晶体管的第一源极区经由半导体衬底的第一主表面电连接到第一源极端子。第二晶体管的第二漏极区经由半导体衬底的第一主表面电连接到第二漏极端子，并且第一晶体管的第一漏极区和第二晶体管的第二源极区经由半导体衬底的第二主表面电连接到输出端子。电路还包括用于控制第一晶体管的第一栅极和第二晶体管的第二栅极的控制电路。
根据另一实施方式，电路包括半导体器件。该半导体器件包括在具有第一主表面的共用的半导体衬底中的第一晶体管和第二晶体管，第一晶体管和第二晶体管具有相同的导电类型。第一晶体管包括与第一主表面相邻的第一源极区、以及电连接到第一漏极区的第一漏极接触部。第二晶体管包括与第一主表面相邻的第二漏极区、以及电连接到第二源极区的第一源极接触部。半导体衬底还包括具有第一导电类型的第一半导体层、电连接到第一半导体层的第一漏极接触部和第一源极接触部、以及在第一晶体管与第一半导体层之间的具有第二导电类型的埋置层。埋置层不在第一半导体层与第二晶体管之间的区域中。或者，半导体衬底还包括在第一半导体层与第二晶体管之间的具有第二导电类型的埋置层，其中埋置层不在第一半导体层与第一晶体管之间的区域中。电路还包括用于控制第一晶体管的第一栅极和第二晶体管的第二栅极的控制电路。
本领域技术人员通过阅读下面的详细描述和查看附图时将认识到附加的特征和优点。
附图说明
包括附图以提供对本发明的实施方式的进一步理解，并且附图被并入且构成本说明书的一部分。附图示出了本发明的实施方式，并与说明书一起用于解释原理。由于通过参考下面的详细描述，本发明的其它实施方式和许多预期的优点通过参考下面的详细描述而变得更好理解，因此它们将被容易地认识到。附图的元件不一定相对于彼此成比例。相同的附图标记表示相应的类似部件。
图1A示出了根据一个实施方式的半导体器件的示意性透视图；
图1B示出了根据一个实施方式的半导体器件的等效电路图；
图2示出了根据一个实施方式的半导体器件的示意性平面图；
图3示出了根据另一实施方式的半导体器件的等效电路图；
图4示出了根据一个实施方式的半导体器件的示例的截面图；
图5A和5B示出了图1所示的晶体管的截面图；
图5C示出了图1所示的半导体器件的水平截面图；
图5D和5E示出了图1A和图4所示的半导体器件的一部分的截面图；
图6A和6B分别示出根据另外的实施方式的半导体器件的截面图。
具体实施方式
在下面的详细描述中参考附图，附图构成其一部分并且通过图示的方式示出了可以实施本发明的特定实施方式。在这点上，参考所描述的附图中的定向使用诸如“顶”、“底”、“前”、“后”、“首”、“尾”等方向术语。由于本发明的实施方式的各部件可以以日若干不同的方向定位，因此方向性术语仅用于说明，而绝不是限制性的。应当理解，可以在不背离由权利要求限定的范围的情况下利用其他实施方式并且可以实现结构或逻辑改变。
实施方式的描述不是限制性的。特别地，下文描述的实施方式中的元件可以与不同实施方式中的元件相组合。
如本文所使用的，术语“具有”、“含有”、“包括”、“包含”等是开放式术语，其指示所陈述的元件或特征的存在，但不排除附加元件或特征。除非上下文另有明确说明，冠词“一”、“一个”和“该”旨在包括复数以及单数。
如本说明书中所采用的，术语“耦接”和/或“电耦接”并不意味着这些元件必须直接耦接在一起——可以在“耦接”或“电耦接”的元件之间提供中间元件。术语“电连接”旨在描述电连接在一起的元件之间的低欧姆电连接。
附图和描述通过在掺杂类型“n”或“p”旁边指示“-”或“+”来说明相对掺杂浓度。例如，“n-”意指低于“n”掺杂区的掺杂浓度的掺杂浓度，而“n+”掺杂区具有比“n”掺杂区更高的掺杂浓度。相同的相对掺杂浓度的掺杂区不一定具有相同的绝对掺杂浓度。例如，两个不同的“n”掺杂区可以具有相同或不同的绝对掺杂浓度。在附图和描述中，为了更好的理解，掺杂部通常表示为“p”或“n”掺杂。如清楚地理解的，该表示绝不意在是限制性的。掺杂类型可以是任意的，只要实现所描述的功能即可。此外，在所有实施方式中，掺杂类型可以相反。
本说明书涉及利用其掺杂半导体部分的“第一”和“第二”导电类型的掺杂剂。第一导电类型可以是p型，而第二导电类型可以是n型，反之亦然。众所周知，根据掺杂类型或源极区和漏极区的极性，诸如金属氧化物半导体场效应晶体管(MOSFET)这样的绝缘栅极场效应晶体管(IGFET)可以是n沟道或p沟道MOSFET。例如，在n沟道MOSFET中，源极区和漏极区掺杂有n型掺杂剂。在p沟道MOSFET中，源极区和漏极区掺杂有p型掺杂剂。如将清楚地理解的，在本说明书的上下文中，掺杂类型可以相反。如果使用方向性语言来描述特定电流路径，则该描述仅被理解为指示电流的路径而不是极性，即电流是从源极流向漏极还是从漏极流向源极。附图可以包括极性敏感部件，例如二极管。应当清楚地理解，这些极性敏感部件的具体布置作为示例给出，并且可以是相反的以实现所描述的功能，这取决于第一导电类型指的是n型还是p型。
在本说明书中使用的术语“侧向”和“水平”旨在描述平行于半导体衬底或半导体本体的第一表面的取向。这可以是例如晶片或管芯的表面。在本说明书中使用的术语“垂直”旨在描述垂直于半导体衬底或半导体本体的第一表面布置的取向。贯穿本说明书而描述了场效应晶体管中的各元件。通常，场效应晶体管包括并联连接的多个晶体管单元。例如，如下面将要讨论的，每个单个晶体管单元包括单个栅极、本体区和其它部件。单个晶体管单元的栅极可以连接到公共端子，例如栅极端子。单个晶体管单元中的其它部件(例如，源极区、漏极区)可以分别连接到公共源极端子、公共漏极端子等。下面的描述具体地描述了单个晶体管单元的结构，但是一般地涉及晶体管。然而，如将清楚地理解的，单个晶体管单元与多个另外的晶体管单元连接，以形成相应的晶体管。晶体管单元中的一些部件(例如，本体区)可以彼此分开地形成。对于并联连接的所有晶体管单元，可以联合地形成晶体管单元的其它部件，例如漏极区。图1A示出了包括根据一个实施方式的半导体器件1的电路10的示意性透视图。电路10包括：半导体器件1，其包括形成在半导体衬底100中的第一晶体管20和第二晶体管30。第一晶体管20和第二晶体管30实现功率晶体管。第一晶体管20具有与第二晶体管30相同的导电类型。例如，第一晶体管和第二晶体管可以具有n型导电类型。根据另一实施方式，第一晶体管20和第二晶体管30可以具有p型导电性。
第一晶体管20包括第一源极区201，其经由半导体衬底100的第一主表面110电连接到第一源极端子272。此外，第二晶体管30的第二漏极区305经由半导体衬底100的第一主表面110电连接到第二漏极端子372。第一晶体管20的第一漏极区205和第二晶体管30的第二源极区301经由半导体衬底100的第二主表面120电连接到输出端子374。电路10还包括用于控制第一晶体管20的第一栅极210和第二晶体管30的第二栅极310的控制电路500。
第一晶体管20和第二晶体管30布置在共用的或单个的半导体衬底中。因此，如图1A所示，第一晶体管20和第二晶体管30中的各部件被布置在单个半导体衬底中。显而易见，半导体衬底可以包括例如具有不同导电类型的几个层，其可以通过按上述方式的连续处理步骤形成。
半导体衬底的第二主表面120在与第一主表面110相对那一侧。因此，包括第一晶体管20和第二晶体管30的半导体器件1可以从半导体衬底100的相对侧接触到。第一晶体管20包括第一栅极210，而第二晶体管30包括第二栅极310。
控制电路500被配置为相应地驱动第一栅极端子213和第二栅极端子313，从而分别控制第一晶体管20和第二晶体管30的开关。来自第一输入端子501和第二输入端子502的数字信号例如作为数字信号被输入到控制电路500中。馈送到第一栅极210和第二栅极310的信号通过分别适当地处理从第一输入端子501和第二输入端子502输入的输入信号IN1、IN2来生成。
第一源极区连接到可以保持在接地电位(GND)的第一源极端子272。第二漏极区305电连接到可以电连接到电源电压的第二漏极端子372。控制电路500可以通过第一连接线504电连接到第二漏极端372。此外，控制电路500还可以通过第二连接线503电连接到第一源极端子272。与第二源极区301处的电位对应的信号可以经由源极接触线505被提供给控制电路500。源极接触线505可以在第二源极区301与控制电路500之间实现低电流或无电流的电接触。与第二源极区301处的电位对应的信号可以用作用于例如经由第二栅极端子313设置第二栅极310处的栅极电压的参考电压。例如，经由第二连接线503提供的信号可以用作用于例如经由第一栅极端子213设置第一栅极210处的栅极电压的另一个参考电压。
输出电压可以经由输出端子374被输出。例如，负载400可以电连接到输出端子374。控制电路500还可以包括用于测量电路10的温度、电压或电流的传感器。例如，可以确定过电流、过温或过电压，使得电路10可以被关断。根据另外的实施方式，这些传感器可以布置在半导体器件1中，并且可以将相应的信号传输到控制电路500，控制电路500然后适当地控制晶体管20、30。
由于第一晶体管20和第二晶体管30布置在单个半导体衬底100中这一特征，因此可以以简化的方式组装控制电路500和半导体器件1。例如，控制电路500可以布置在半导体衬底100的顶部。此外，由于输出端子被布置成与半导体衬底的第二主表面相邻，而第一源极端子和第二漏极端子经由第一主表面110被接触，因此第一源极端子272和第二漏极端子372以及输出端子374可以以简化的方式被接触。
根据一个实施方式，第一漏极区、第一源极区、第二源极区以及第二漏极区可以布置成与半导体衬底的第一主表面相邻。此外，第一晶体管可以包括可沿平行于第一主表面的第一方向布置的第一本体区和第一漂移区。此外，第二晶体管可以包括沿平行于第一主表面的第一方向布置的第二本体区和第二漂移区。因此，第一晶体管20和第二晶体管30可以实现为侧向晶体管。下面将参照图4至图6B说明第一晶体管20和第二晶体管30的其他细节。
图1B示出了图1A所示电路的等效电路图。第一晶体管20和第二晶体管30与连接到第二源极区301并且连接到输出端子374的第一漏极区205串联连接。控制电路500包括第一栅极端子213和第二栅极端子313，其分别控制施加到第一栅极210和第二栅极310的栅极电压。第一源极端子272电连接到第一源极区201，并且进一步连接到控制电路500。此外，第二漏极端372电连接到控制电路500。第二漏极区301经由源极接触线505电连接到控制电路。控制电路500分别接收来自第一输入端子501和第二输入端子502的输入信号IN1、IN2。图1B所示的配置实现半桥，其中第一晶体管20实现低侧开关，并且第二晶体管30实现高侧开关。
输出端子374也可以称为“相端子”。第二漏极区305可以连接到可保持在电源电位的漏极端子372。第一源极区201可以连接到可接地的源极端子272。此外，第二栅极电压可以经由第二栅极端子313被施加到第二栅极310。例如，输出端子374可以连接到诸如电动机这样的负载400。在该结构中，电动机可以设置有正向电流和反向电流。因此，图1A和1B所示的电路包括具有一体形成的半桥开关的半导体器件。电路可以用在DC/DC(直流-直流)转换器中，例如，降压或升压转换器。此外，半桥可以用在开关模式电源中。还包括如图1A所示的负载的电器设备可以实现例如DC/DC转换器、电源或电机驱动器。
图2示出了例如图1A和1B所示的电路10的布置的示例。包括布置在单个半导体衬底100中的第一晶体管20和第二晶体管30的半导体器件1可以布置在合适的载体600上。此外，控制电路500可以布置在半导体衬底100之上。由于半导体器件1的特定结构，控制电路500可以以容易且便宜的方式安装在半导体器件1上。此外，由于第一晶体管和第二晶体管的特定布置，在半导体衬底100的第一主表面110上具有充足的空间来放置控制电路500。载体600可以包括导电材料，以电接触形成第二漏极接触部130a和第二源极接触部130b的导电层130。控制电路500可以设置在第一前侧导电层135与第二前侧导电层140之间。控制电路的端子可以连接到第一输入端子501和第二输入端子502。此外，第一前侧导电层135可以电连接到第一源极端子272。第二前侧导电层140可以电连接到第二漏极端子372。控制电路500还可以经由源极接触线505连接到第二源极区301。
根据另外的实施方式，控制电路可以与包括第一晶体管和第二晶体管的半导体器件1分开安装。此外，控制电路500和半导体器件1可以布置在共用的壳体中。根据另外的实施方式，控制电路500可以以不同的方式实现。例如，输入端子中的任一个都可以以不同的方式实现。
图3示出了电路10的另一实施方式。除了上述元件之外，图3所示的电路10还包括电荷泵700，其可以被配置为关于电源电压Vdd或施加到第二漏极端子372的电压来增加施加到第二栅极310的电压。例如，这可以用于其中第二晶体管30被实现为n型晶体管的情况。由于第二源极区301处的变化的电位，可能需要向第二栅极310施加高于电源电压的电压。这可以通过电荷泵700来实现。根据一个实施方式，电荷泵700可以通过可包括电容器和二极管的相应开关元件来实现。根据另一实施方式，电荷泵700可以被实现为自举电路。电荷泵700可以以通常已知的方式实现。
图4示出根据一个实施方式的、可以形成上述电路10中的部件的半导体器件1的截面图。图4所示的半导体器件1包括第一晶体管20和第二晶体管30。第一晶体管20和第二晶体管30形成在具有第一主表面110和第二主表面120的公共半导体衬底100中。第一晶体管20包括第一源极区201、第一漏极区205、第一本体区220以及第一漂移区260。第一晶体管20还包括第一栅极210，其可以布置在形成在与第一本体区220相邻的第一主表面110中的第一栅极沟槽212中。第一栅极210被配置为控制第一本体区220中的沟道的导电性。第一栅极沟槽212的纵轴线可以在平行于第一主表面的第一方向(例如，x方向)上延伸。在图4中，第一栅极沟槽212由虚线表示，并且布置在图示的平面之前或之后。第一本体区220和第一漂移区260可以沿着在第一源极区201与第一漏极区205之间的第一方向布置。第一晶体管20还包括电连接到第一漏极区205的第一漏极接触件。第一漏极接触件包括第一漏极接触部206和第二漏极接触部130a。第二漏极接触部130a布置在半导体衬底100的第二主表面120处。第一漏极接触部206包括与第一漏极区205直接接触的漏极导电材料115，第一漏极接触部206还包括半导体衬底的布置在漏极导电材料115与第二漏极接触部130a之间的第一部分112。
第二晶体管30包括第二源极区301、第二漏极区305、第二本体区320以及第二漂移区360。第二晶体管30还包括在第一主表面110中的与第二本体区320相邻的第二栅极310和第二栅极沟槽312。第二栅极310被配置为控制第二本体区320中的沟道的导电性。第二栅极沟槽312的纵轴线可以在平行于半导体衬底的第一主表面的方向(例如，第一方向)上延伸。第二本体区320和第二漂移区360可以沿着第二源极区301与第二漏极区305之间的第一方向布置。第二晶体管30还包括电连接到第二源极区301的第二源极接触件。第二源极接触件包括第一源极接触部302和第二源极接触部130b。第二源极接触部130b布置在半导体衬底100的第二主表面120处。第一源极接触部302包括与第二源极区301直接接触的源极导电材料116，第一源极接触部302还包括半导体衬底100的布置在源极导电材料116与第二源极接触部130b之间的第二部分113。
第二晶体管30可以具有与第一晶体管20类似的结构，除了第二晶体管的第二漏极接触件是以不同的方式实现的。此外，第二源极接触件以不同的方式实现，使得第二源极接触件将第二源极区301与布置在半导体衬底的第二主表面120处的导电层(背侧金属化层)130电连接。第一晶体管20和第二晶体管30具有相同的导电类型，例如具有n型沟道)。因此，第一本体区220和第二本体区320具有相同的导电类型，例如p型。
根据图4所示的构造，半导体衬底100的第一部分112和半导体衬底的第二部分113形成与第二主表面120相邻的第一层129的一部分。第一层129电接触半导体衬底的背侧(第二主表面)120处的导电层130。第一晶体管20的第一漏极接触件可以从第一漏极区205延伸到半导体衬底100中，并且可以包括第一层129的一部分。同样，第二源极接触件可以从第二源极区301延伸到半导体衬底100中，并且可以包括第一层129的一部分。公共输出端子374可以与布置成与半导体衬底的第二主表面120相邻的导电层130电连接。因此，第一漏极区205和第二源极区301电连接到输出端子374。
第一源极区201经由第一源极接触件202与第一源极端子272电连接。第一前侧导电层135可以布置成与半导体衬底的第一主表面110相邻，并且可以经由第一源极接触件202电连接到第一晶体管20的第一源极区201。第二前侧导电层140可以布置成与半导体衬底的第一主表面110相邻，并且可以经由第二漏极接触件306电连接到第二晶体管30的第二漏极区305。因此，图4所示的半导体器件实现了垂直半导体器件并且可以从半导体衬底100的相对侧被接触。第一前侧导电层135和第二前侧导电层140可以通过金属化层实现。
如图4中进一步所示，根据一个实施方式，源极接触线505可以通过填充有导电材料的接触沟槽133实现。接触沟槽133接触与第二主表面120相邻的第一层129，从而使得能够接触半导体衬底100的第二部分113。源极接触线505电连接到控制电路500。应清楚地理解，可以以替代方式实现源极接触线505。接触沟槽133可以以与源极接触凹槽119或漏极接触凹槽117类似的方式被实现。
第一栅极210和第二栅极310布置成与半导体衬底的第一主表面110相邻。因此，第一栅极210和第二栅极310被配置为控制水平电流。半导体衬底100可以包括第一层129，第一层129包括可以以相同的掺杂浓度和相同的掺杂类型掺杂的第一部分112和第二部分113。例如，第一部分112和第二部分113可以掺杂有第一导电类型(例如，p+型)。半导体衬底100可以另外包括具有比第一衬底部和第二衬底部更低的掺杂浓度的第一导电类型的另一衬底部114。另一衬底部114可以布置在第二衬底部113与第二晶体管30的漂移区360和本体区320之间。半导体衬底100还可以包括在第一衬底部112与第一晶体管20的漂移区260和本体区220之间的第三衬底部216。第三衬底部216可以具有第二导电类型或第一导电类型。根据图4所示的实施方式，第三衬底部216具有第二导电类型。
根据另一实施方式，半导体器件包括在衬底的第一部分112与第一晶体管20的第一本体区220和第一漂移区260之间的第二导电类型的埋置层215。根据该实施方式，埋置层215没有布置在衬底的第二部分113与第二晶体管的第二本体区320和第二漂移区360之间。
根据图4所示的实施方式，第一本体区220和第二本体区320具有第一导电类型，而第一漂移区260和第二漂移区360具有第二导电类型。如图4中进一步所示，第三衬底部216可以布置在埋置层215与第一本体区220和第一漂移区260之间。由于包括埋置层215的pn结的存在，第一晶体管20可以与经由第一漏极接触件与第一漏极区205电连接的第一衬底部112和第二衬底部113有效地绝缘。
因此，可以在共用的或接合的半导体衬底100上集成两个晶体管，使得第一漏极区205和第二源极区301电连接到公共端子。例如，两个晶体管可以具有相同的导电类型。特别地，两个晶体管被集成为使得两个晶体管可以分别从第一主表面110和第二主表面120被接触到。同时，第一晶体管20与第一漏极区205和第二源极区301有效地绝缘。
漏极导电材料115可以布置在形成在第一主表面110中的漏极接触凹槽117中。漏极接触凹槽117可以从第一主表面110延伸通过埋置层215直到第一衬底部112。源极导电材料116可以布置在可以形成在第一主表面110中的源极接触凹槽119中。源极接触凹槽119可以延伸到第二衬底部113。第二源极区301可以形成在源极接触凹槽119的侧壁172处。第一漏极区205可以形成在漏极接触凹槽117的侧壁118处。半导体器件还可以包括用于接触第一源极区201的源极接触沟槽203。源极接触沟槽203可以用源极导电材料115填充。源极接触沟槽203从第一主表面110延伸到半导体衬底中，延伸的深度例如至少对应于第一源极区201的深度。第二晶体管30的源极接触凹槽119延伸到比源极接触沟槽203更深的深度。
第二导电类型的埋置层215可以以高掺杂浓度掺杂。例如，掺杂浓度可以高于1×1019cm-3。根据另外的实施方式，埋置层215可以以比上文所示的掺杂浓度低的掺杂浓度掺杂。在晶体管动作期间，埋置层215不应被耗尽以保持绝缘特性。埋置层215可以关于第一晶体管20的各部件被布置在垂直距离处。例如，埋置半导体层215可以布置在与第一本体区220相距一定距离处以及与第一漂移区260相距一定距离处。第一本体区220与埋置层215之间的距离应被调节成能够提供所需的绝缘特性。
根据另一实施方式，如将参考图6A所讨论的，第二导电类型的埋置半导体层315可以布置在第二衬底部113与第二晶体管30的本体区320和漂移区360之间。根据本实施方式，埋置半导体层315没有布置在第一衬底部112与第一本体区220和第一漂移区260之间。
根据图4的实施方式，漏极导电材料115深深地延伸到半导体衬底中，例如直到半导体衬底的第一部分112。此外，源极导电材料116可以深深地延伸到半导体衬底中，例如直到半导体衬底的第二部分113。因此，寄生双极晶体管可能恶化或被抑制。例如，包括第一部分112和第二部分113的第一层129可以以1×1019cm-3的掺杂浓度被掺杂。因此，重度掺杂的部112、113抑制晶体管，例如npn晶体管，其如果不被抑制则可以形成在该区中。第一导电类型的掺杂部121、122可以布置在漏极导电材料115与半导体衬底的第一部分112之间以及在源极导电材料116与半导体衬底的第二部分113之间。
漏极接触凹槽117和源极接触凹槽119可以从第一主表面110形成在半导体衬底100中，以延伸到深度方向中，例如，衬底100的z方向。漏极接触凹槽117和源极接触凹槽119的深度可以大于栅极沟槽212的深度。漏极接触凹槽117和源极接触凹槽119的深度可以为约3μm至20μm，例如4μm。
可以在半导体衬底的第一主表面110上形成绝缘材料253，使得第一漏极区205不电耦接到布置在半导体衬底的第一主表面110处的导电材料。同样，第二源极区301可以与半导体器件的顶表面处的导电元件断开连接。
根据图4所示的实施方式，第一漏极区205和第二源极区301借助于包括漏极接触凹槽117中的漏极导电材料115和半导体衬底的第一部分112的第一漏极接触部206而电连接到布置在半导体衬底100的第二主表面120上的导电层130。此外，第二源极区301借助于包括源极接触凹槽119中的源极导电材料116和半导体衬底的第二部分113的第二源极接触部302而电连接到布置在半导体衬底100的第二主表面120上的导电层130。因此，第一漏极接触件和第二源极接触件借助于分别被填充在漏极接触凹槽117中的低电阻漏极导电材料115和被填充在源极接触凹槽119中的低电阻源极导电材料116来实现与半导体器件1的背侧的垂直接触。漏极导电材料115和源极导电材料116可以包括诸如钨的金属。源极导电材料116和漏极导电材料115的其它示例包括多晶硅。金属化层材料的示例包括诸如钨的金属，其可选地包括合适的中间层。
如上文所述，功率晶体管通常包括彼此并联连接的多个晶体管单元。每个晶体管单元可以具有如本文中参考附图所描述的结构。例如，多个并联晶体管单元可以沿着第二方向(例如，y方向)布置，并且可以并联连接以形成晶体管。晶体管的其它晶体管单元可以关于漏极区和源极区以镜像方式布置。在本说明书的上下文中，术语“半导体器件”可以指单个晶体管20、30，晶体管包括多个晶体管单元。
第一栅极210借助于第一栅极电介质层211与第一本体区220绝缘。同样，第二栅极310借助于第二栅极电介质层311与第二本体区320绝缘。第一栅极210可以电连接到第一栅极端子213。第二晶体管的第二栅极310可以电连接到第二栅极端子313。第一晶体管和/或第二晶体管30还可以包括场板250、350。根据一个实施方式，第一场板250或第二场板350可以实现为布置在半导体衬底的第一主表面110上的平面场板。根据另一实施方式，场板可以布置在于半导体衬底中延伸的场板沟槽252、352中。场板250、350可以借助于场板电介质层251、351与漂移区260、360绝缘。
图4所示的半导体器件还包括第一本体接触部225和第二本体接触部325。第一本体接触部225将第一本体区220与第一源极接触件202电连接。第二本体接触部325将第二本体区320电耦接到第二源极接触件302。第一本体接触部225和第二本体接触部325掺杂有第一导电类型。由于本体接触部225、325的存在，可以提高对寄生双极晶体管的抑制。本体接触部225、325可以实现为水平本体接触部225b、325b，其被布置成第一本体区220和/或第二本体区320之间的相应掺杂层的一部分。下面将参照图5B和图5C说明垂直本体接触部225a、325a。
如图4进一步所示，根据一个实施方式，雪崩钳位二极管107可以形成为与第二漏极接触件306相邻。更详细地，第二导电类型的第二漏极区305和半导体衬底的第一导电类型的另一衬底部114形成pn二极管107，pn二极管107在半导体器件击穿的情况下可能导致雪崩击穿。由此，可以避免漂移区中的可能导致器件参数漂移的雪崩击穿。因此，改进了器件的特性。通过设置被分别掺杂的各部的厚度并且通过设置掺杂部的掺杂浓度，可以调节击穿电压。或者，相应的雪崩钳位二极管可以形成为与第一源极区201相邻，并且形成第一晶体管20中的部件。
在下文中，将参考图5A至5E更详细地说明第一晶体管20和第二晶体管30的结构。如将理解的，第一晶体管20和第二晶体管30可以在结构上非常相似。由于相应的源极接触件和漏极接触件的不同结构，第一晶体管20和第二晶体管30特别地彼此不同。将通过说明第二晶体管30的结构来说明第一晶体管20和第二晶体管30。
图5A示出了第二晶体管30中的各部件的放大图。第一晶体管20和第二晶体管30可以包括水平本体接触部225b、325b。此外，第一晶体管20和第二晶体管30还可以包括垂直本体接触部225a、325a。例如，(在图4中示出的)源极接触沟槽203可以包括具有第一侧壁部171a和第二侧壁部171b的侧壁171。垂直本体接触部225a可以布置成与第二侧壁部171b相邻，而第一源极区201可以布置成与第一侧壁部相邻。以类似的方式，源极接触凹槽119包括第一侧壁部172a和第二侧壁部172b。如图5A所示，第二晶体管30的第二源极区301布置成与第一侧壁部172a相邻。
图5B示出了图4所示的第二晶体管的截面图，该截面图是在沿着与第一方向垂直的第二方向移动的位置处截取的。图5B的截面图是在III与III'之间截取的，与图5C所示相同。图5B的截面图被截取为与源极接触凹槽119的侧壁172的第二部分172b相交。与图5A所示的截面图不同，垂直本体接触部325a形成为与源极接触凹槽119的侧壁的第二部分172b相邻或在该第二部分172b中。因此，垂直本体接触部325a与第二源极区301垂直交叠。表述“与…垂直交叠”旨在表示相应的部或区可以在相同的深度上延伸。更详细地，可以存在半导体本体的垂直延伸部，相应的部或区可以存在于该垂直延伸部处。更具体地，各个部或区的起点不需要重合。此外，各个部或区的端点不需要重合。第二本体接触部325电连接到第二源极接触件。以类似的方式，第一本体接触部225电连接到第一源极接触件。
由于本体接触部225、325的存在，特别是由于垂直本体接触部225a、325a分别与第一源极区201和第二源极区301垂直交叠这一特征，可以改进对寄生双极晶体管的抑制。更详细地，空穴可以从本体区有效地被去除，从而防止诸如回跳效应的有害影响。这导致在I-V特性方面与其中半导体器件可以安全工作的区相对应的改进的安全工作区(SOA)。
图5C示出了图1所示的半导体器件的水平截面图。如图所示，半导体器件1包括源极接触沟槽203、源极接触凹槽119、漏极接触凹槽117以及漏极接触沟槽430。源极接触凹槽119和漏极接触凹槽117在垂直于第一方向的第二方向(例如，y方向)上延伸。任何凹槽和沟槽不需要具有严格垂直的侧壁。更详细地，侧壁也可以是倾斜的或圆形的。例如，任何凹槽和沟槽可以是锥形的。
半导体器件还包括形成在半导体器件的第一主表面110中的第一栅极沟槽212和第二栅极沟槽312。半导体器件还可以包括第一场板沟槽252和第二场板沟槽352。栅极沟槽212和场板沟槽252的纵轴线可以在第一方向上延伸。术语“纵轴线”是指如下水平轴线：相应的沟槽沿着该水平轴线具有比在另一水平方向上更长的延伸长度。第一栅极沟槽212将第一本体区220图案化为多个段，例如脊或鳍状物。以类似的方式，第二栅极沟槽312将第二本体区320图案化为多个段，例如脊或鳍状物。因此，如稍后将更详细地说明的，第一晶体管和第二晶体管可以实现为FinFET(鳍式场效应晶体管)。
第一源极接触凹槽119的侧壁171可以分割成第一部分171a和第二部分171b。第一源极区201可以布置成与侧壁的第一部分171a相邻或者在第一部分171a中。此外，第一垂直本体接触部225a可以布置成与侧壁171的第二部分171b相邻或者在第二部分171b中。相邻栅极沟槽212、312之间的距离可以与相邻场板沟槽252、352之间的距离不同。栅极210、310的一部分可以布置在半导体衬底的第一主表面110之上，并且可以在第二方向上延伸。此外，场板250、350的一部分可以布置在半导体衬底的第一主表面110之上，并且可以在第二方向上延伸。根据一个实施方式，第一栅极沟槽212和第二栅极沟槽312可以布置在可以例如沿第二方向被测量的相同位置或不同位置处。
图5D示出了图5A至5C所示的晶体管的截面图，该截面图是在与第二栅极沟槽312相交的位置处截取的。图5D的截面图在IV与IV'之间截取，与图5C所示相同。图5D的截面图展示了与图5A和5B相同的部件。此外，第二栅极沟槽312在深度方向(例如，z方向)上在半导体衬底100中延伸。图5D进一步示出了图5A至5C中所示的实施方式的修改。与图5A至5C所示的结构不同，(由虚线表示并且布置在附图所描绘的平面之前和之后的)第二场板沟槽352可以延伸到半导体衬底的另一部114。例如，第二场板沟槽352可以延伸到比第二漂移区360的深度更深的位置处。因此，第二场板350可以与半导体衬底的另一部114垂直地交叠。
根据可以与场板沟槽252、352的深度无关的进一步的修改，漏极接触沟槽430可以延伸到半导体衬底的另一部114。因此，第二漏极接触件306可以与半导体衬底的具有第一导电类型的另一部114垂直地交叠。例如，第二导电类型的半导体部可以布置成与第二漏极接触件306相邻。
图5E示出了沿第二方向截取的截面图。图5E的截面图在如图5C所示的V与V'之间截取，以与多个第一栅极沟槽212相交。如将清楚理解的，第二栅极沟槽312可以具有相同的形状，并且省略其详细描述。形成单个脊或鳍状物的第一本体区220可以由相邻的第一栅极沟槽212图案化。脊包括顶表面220a和侧壁220b。第一栅极电介质层211布置成与每个脊的侧壁220b和顶表面220a相邻。导电材料被填充在相邻脊之间的沟槽212中以形成第一栅极210。因此，第一本体区220具有在第一方向上延伸的脊的形状。换句话说，脊或鳍状物的纵轴线对应于第一方向。
侧壁220b可以关于第一主表面110垂直地或以大于75°的角度延伸。第一栅极210可以设置成与脊的至少两侧相邻。
当通过将例如适当的电压施加到第一栅极210使晶体管接通时，在第一本体区220与第一栅极电介质层211之间的边界处形成导电反转层214(导电沟道)。因此，场效应晶体管处于从第一源极区201到第一漏极区205的导通状态。在关断的情况下，不形成导电反转层，并且晶体管处于非导通状态。根据一个实施方式，形成在脊的相对侧壁220b处的导电沟道区214彼此不合并，使得第一本体区220可以不完全耗尽并且可以连接到第一源极区以及连接到垂直本体接触部225a。
例如，对应于脊的宽度d1的相邻第一栅极沟槽212之间的距离可以大于200nm，例如200nm至2000nm，例如400nm至600nm。晶体管还可以包括场板。当晶体管例如通过向栅极施加相应的电压而被关断时，载流子可能从漂移区耗尽。因此，可以在保持晶体管的阻断能力的同时增加漂移区的掺杂浓度。因此，可以进一步减小导通状态电阻，同时确保高电压阻断能力。
根据另一实施方式，第一本体区220的宽度d1满足以下关系：d1≤2×ld，其中ld表示形成在第一栅极电介质层211与第一本体区220之间的界面处的耗尽区的长度。例如，耗尽区的宽度可以如下确定：
Figure BDA0001219767990000151
其中εs表示半导体材料的介电常数(对于硅为11.9×ε0，ε0＝8.85×10-14F/cm)，k表示玻尔兹曼(Boltzmann)常数(1.38066×10-23J/k)，T表示温度(例如，300K)，ln表示自然对数，NA表示半导体本体的杂质浓度，ni表示本征载流子浓度(在27℃下硅为1.45×1010cm-3)，并且q表示基础电荷(1.6×10-19C)。
通常，耗尽区的长度根据栅极电压而变化。假设在晶体管中，对应于阈值电压的栅极电压处的耗尽区长度与耗尽区的最大宽度相对应。例如，第一脊的宽度可以沿着半导体衬底100的主表面110为约10nm至200nm，例如20nm至60nm。
根据其中宽度d1≤2×ld的实施方式，晶体管是所谓的“完全耗尽”晶体管，其中当第一栅极210被设置成导通电压时，第一本体区220完全耗尽。在这样的晶体管中，可以实现最佳的亚阈值电压，并且可以有效地抑制短沟道效应，这可以导致改进的器件特性。
在图5A至5E所示的场效应晶体管20、30中，第一栅极210和第二栅极310布置在第一主表面110中的栅极沟槽212、312中，以形成FinFET。源极区201、301垂直地延伸到半导体衬底100中，并且漏极区205、305在半导体衬底100中垂直地延伸。因此，晶体管的漏极延伸部的有效沟道宽度和体积可以极大地增加，从而降低导通状态电阻。由于均延伸到半导体衬底的第二主表面的第一漏极接触部和第二源极接触部的特定实现，可以进一步利用垂直延伸的源极区和漏极区的特性。
参考图4和图5A至图5E所示的半导体器件1包括：第一晶体管20，其包括可以并联连接的多个单个第一晶体管单元；以及第二晶体管30，其包括多个单个第二晶体管单元。第一晶体管单元可以并联连接。第二晶体管单元可以并联连接。第一晶体管20和第二晶体管单元30的图案可以沿着第一方向和第二方向重复和镜像。平行的第一晶体管单元的第一漏极区和平行的第二晶体管单元的第二源极区可以连接到形成为与半导体衬底100的第二主表面120相邻的导电层130，例如公共背侧金属化层。平行的第一晶体管单元的第一源极区可以连接到布置在半导体衬底100的第一主表面110的一侧上的第一前侧导电层135。此外，相邻的第二晶体管单元的第二漏极部可以连接到布置在半导体衬底100的第一主表面110的一侧上的第二前侧导电层140。因此，对于接触单个晶体管的晶体管单元，不一定需要金属化层的特定图案化。因此，可以进一步简化制造工艺，并且可以降低成本。第一栅极210可以电连接到第一栅极端子213，并且第二栅极310可以电连接到第二栅极端子313。第一场板250可以例如连接到第一源极端子272。第二场板350可以例如连接到输出端子374。
图6A示出了根据另一实施方式的半导体器件的截面图。与图4所示的实施方式不同，第一本体区220和第二本体区320现在为第二导电类型，而第一衬底部1112和第二衬底部1113为第一导电类型。例如，第一衬底部1112和第二衬底部1113可以为n+导电类型，而本体区可以为p导电类型。根据本实施方式，第二导电类型的埋置层315布置在第二衬底部1113与第二晶体管30的各部件之间。例如，第二导电类型的埋置层315可以为p+型导电性。因此，第二漏极区305与电连接至第一漏极区205和第二源极区301的第一层129有效地绝缘。埋置层315没有布置在第一衬底部1112与第一晶体管20的各部件之间。第三衬底部1216和另一衬底部1114可以为具有比第一衬底部1112和第二衬底部1113低的掺杂浓度的第一导电类型。埋置层315可以布置在第二衬底部1113与另一衬底部1114之间。
根据图6A所示的实施方式，与源极导电材料116或漏极导电材料115相邻的半导体衬底部掺杂有第二导电类型。例如，可以经由漏极接触凹槽117或源极接触凹槽119的侧壁引入相应的掺杂剂。掺杂剂可以为第二导电类型，以使源极导电材料116和漏极导电材料115与相邻的衬底部有效地绝缘。根据图6A所示的实施方式，掺杂部265布置成与漏极接触凹槽117的下部117b相邻。此外，掺杂部261布置成与源极接触凹槽119的下部119b相邻。
根据图6A所示的实施方式，第一晶体管20和第二晶体管30可以形成在具有与本体区220、320的导电类型不同的导电类型的衬底中。
图6B示出了另一实施方式，根据该实施方式，与第一晶体管20接触的第三衬底部216为第一导电类型。此外，本体区220、320为第一导电类型。因此，第一晶体管20的漂移区260与第一导电类型的半导体层相邻。图6B所示的实施方式非常类似于图4所示的实施方式，因此将省略其详细描述。特别地，图6B的半导体器件1包括在第一层129与第一晶体管20之间的第二导电类型的埋置层215。埋置层215没有布置在第一层129与第二晶体管30之间。与图4所示的实施方式不同，半导体器件包括与第一晶体管20的各部件相邻的第一导电类型的第三衬底部216。根据本实施方式，第二导电类型的掺杂部265布置成与漏极接触凹槽117的下部117b的侧壁相邻，以提供漏极导电材料115与第三衬底部216之间的绝缘。此外，第二导电类型的掺杂部261布置成与第二源极接触凹槽119的下部119b的侧壁相邻，以提供源极导电材料116与另一衬底部114之间的电绝缘。
如上所述，由于仅在第一衬底部112与第一晶体管20之间存在第二导电类型的半导体层，或者仅在第二衬底部113与第二晶体管30之间存在第二导电类型的半导体层，因此第一晶体管20和第二晶体管30均布置在被适当地掺杂以实现相应晶体管的源极区与漏极区之间的绝缘的衬底部之上。
可以以容易的方式形成埋置层215、315。例如，埋置层215可以通过离子注入步骤形成，在该步骤中半导体衬底的未被注入的那些部分被合适的掩模层掩蔽。此后，执行其他步骤以制造晶体管的其他部件。特别地，执行外延处理以制造衬底的、其中待形成晶体管的各部件的其他层。根据另一实施方式，半导体层可以通过扩散工艺例如从磷掺杂或砷掺杂的玻璃形成。掺杂部265、261可以通过扩散从布置在源极接触凹槽或漏极接触凹槽中的硼玻璃形成。根据另一实施方式，掺杂剂可从含硼气相扩散。
本文描述的半导体器件使得能够整体地形成半桥电路。更详细地，第一晶体管20和第二晶体管30布置在单个半导体衬底100中。由于第一源极端子和第二漏极端子布置成与半导体衬底的第一主表面110相邻而第一漏极区电连接到第二源极区并且可以从半导体衬底的第二主表面被接触到的特定结构，因此实现了垂直半导体器件。特别地，实现了包括两个侧向晶体管的垂直半导体器件。在侧向晶体管中，实现了平行于衬底的第一主表面的电流。例如，源极区和漏极区可以布置成与第一主表面相邻。此外，栅极可以具有平行于第一主表面的纵轴线。相应的源极区和漏极区可以借助于前侧导电层和背侧导电层被接触到，使得半桥可以以容易的方式在低电阻下被接触到。
容易理解的是，图4所示的概念也可以应用于可选地可包括漂移区的平面晶体管。因此，电路10可以包括半导体器件1。半导体器件1可以包括在具有第一主表面110的半导体衬底100中的第一晶体管20和第二晶体管30，第一晶体管20和第二晶体管30为相同的导电类型。第一晶体管20可以包括与第一主表面相邻的第一源极区201、第一漏极区205、以及电连接到第一漏极区205的第一漏极接触部206。第二晶体管30包括与第一主表面110相邻的第二源极区301以及第二漏极区305。第二晶体管30还包括电连接到第二源极区301的第一源极接触部302。半导体衬底还包括第一导电类型的第一半导体层129。第一漏极接触部206和第一源极接触部302电连接到第一半导体层129。半导体衬底100还包括第二导电类型的埋置层215、315。埋置层215布置在第一晶体管20与第一半导体层129之间，并且没有布置在第二晶体管30与第一半导体层之间。或者，埋置层315布置在第二晶体管30与第一半导体层129之间，并且没有布置在第一晶体管20与第一半导体层之间。电路10还包括控制电路500。
第一半导体层129可以布置成与半导体衬底100的第二主表面120相邻，使得第一半导体层129布置在第二主表面120与埋置层215、315之间。
尽管上面已经描述了本发明的实施方式，但是显然可以实现其他实施方式。例如，其他实施方式可以包括权利要求中所阐述的特征的任何子组合或上文给出的示例中所描述的元素的任何子组合。因此，所附权利要求的这种精神和范围不应限于本文包含的实施方式的描述。

Claims (19)

1.一种包括半导体器件的电路，所述半导体器件包括：
在共用的半导体衬底中的第一晶体管和第二晶体管，所述第一晶体管具有与所述第二晶体管相同的导电类型；
所述第一晶体管的第一源极区经由所述共用的半导体衬底的第一主表面电连接到第一源极端子；
所述第二晶体管的第二漏极区(305)经由所述共用的半导体衬底的所述第一主表面电连接到第二漏极端子；以及
所述第一晶体管的第一漏极区和所述第二晶体管的第二源极区经由所述共用的半导体衬底的第二主表面电连接到输出端子，
其中，所述电路还包括能够操作成控制所述第一晶体管的第一栅极和所述第二晶体管的第二栅极的控制电路，
其中，所述第一晶体管还包括第一本体区和第一漂移区，所述第一本体区和所述第一漂移区布置在平行于所述第一主表面的方向上，以及其中，所述第二晶体管还包括第二本体区和第二漂移区，所述第二本体区和所述第二漂移区布置在所述平行于所述第一主表面的方向上，
其中，所述第一晶体管还包括第一源极接触件和第一本体接触部，所述第一源极接触件电连接至所述第一源极区，并且所述第一本体接触部将所述第一本体区电耦接到所述第一源极接触件，以及
其中，所述第二晶体管还包括第二源极接触件和第二本体接触部，所述第二源极接触件电连接至所述第二源极区，并且所述第二本体接触部将所述第二本体区电耦接到第二源极接触件。
2.根据权利要求1所述的电路，其中，所述第一源极区、所述第一漏极区、所述第二源极区以及所述第二漏极区被布置成与所述共用的半导体衬底的所述第一主表面直接相邻。
3.根据权利要求1所述的电路，其中：
所述第一晶体管还包括电连接到所述第一漏极区的第一漏极接触件，所述第一漏极接触件包括第一漏极接触部和第二漏极接触部；
所述第一漏极接触部包括与所述第一漏极区直接接触的漏极导电材料，所述第一漏极接触部还包括所述共用的半导体衬底的、在所述漏极导电材料与所述第二漏极接触部之间的第一部分；
所述第二源极接触件包括第一源极接触部和第二源极接触部；和
所述第一源极接触部包括与所述第二源极区直接接触的源极导电材料，所述第一源极接触部还包括所述共用的半导体衬底的、布置在所述源极导电材料与所述第二源极接触部之间的第二部分。
4.根据权利要求3所述的电路，其中，所述第二源极接触部和所述第二漏极接触部通过布置成与所述第二主表面接触的导电层来实现。
5.根据权利要求3所述的电路，还包括源极接触线，所述源极接触线布置在电连接所述共用的半导体衬底的所述第二部分和所述控制电路的接触沟槽中。
6.根据权利要求1所述的电路，其中，所述共用的半导体衬底和所述控制电路被安装到公共载体上。
7.根据权利要求6所述的电路，其中，所述控制电路布置在所述共用的半导体衬底之上。
8.根据权利要求1所述的电路，其中，所述控制电路电连接到所述第一源极端子和所述第二漏极端子。
9.一种包括半导体器件的电路，所述半导体器件包括在共用的半导体衬底中的第一晶体管和第二晶体管，所述共用的半导体衬底具有第一主表面，所述第一晶体管和所述第二晶体管具有相同的导电类型，
其中，所述第一晶体管包括与所述第一主表面相邻的第一源极区和电连接到第一漏极区的第一漏极接触部；
其中，所述第二晶体管包括与所述第一主表面相邻的第二漏极区和电连接到第二源极区的第一源极接触部；
其中，所述共用的半导体衬底还包括具有第一导电类型的第一半导体层和具有第二导电类型的埋置层，其中，所述第一漏极接触部和所述第一源极接触部电连接到所述第一半导体层，所述埋置层在所述第一晶体管与所述第一半导体层之间，
其中，所述埋置层不在所述第一半导体层与所述第二晶体管之间的区域中；或者在所述第一半导体层与所述第二晶体管之间的具有所述第二导电类型的埋置层，
其中，所述埋置层不在所述第一半导体层与所述第一晶体管之间的区域中，以及
其中，所述电路还包括能够操作成控制所述第一晶体管的第一栅极和所述第二晶体管的第二栅极的控制电路。
10.根据权利要求9所述的电路，其中，所述第一半导体层被布置成与所述共用的半导体衬底的第二主表面相邻，使得所述第一半导体层布置在所述第二主表面与所述埋置层之间。
11.根据权利要求9所述的电路，其中，所述第一漏极接触部延伸穿过所述埋置层。
12.根据权利要求9所述的电路，其中，所述第一源极区和所述第二源极区以及所述第一漏极区和所述第二漏极区具有所述第二导电类型。
13.根据权利要求9所述的电路，其中，所述第一源极区和所述第二源极区以及所述第一漏极区和所述第二漏极区具有所述第一导电类型。
14.根据权利要求10所述的电路，还包括与所述第二主表面接触的导电层，所述第一半导体层与所述导电层电连接。
15.根据权利要求9所述的电路，其中，
所述第一晶体管还包括在所述第一源极区与所述第一漏极区之间沿着平行于所述第一主表面的方向的第一本体区和第一漂移区；以及
所述第二晶体管还包括在所述第二源极区与所述第二漏极区之间沿着所述平行于所述第一主表面的方向的第二本体区和第二漂移区。
16.根据权利要求15所述的电路，其中，
所述第一晶体管还包括在所述第一主表面中的与所述第一本体区相邻的第一栅极沟槽中的第一栅极；以及
所述第二晶体管还包括在所述第一主表面中的与所述第二本体区相邻的第二栅极沟槽中的第二栅极。
17.根据权利要求9所述的电路，其中，所述第一源极接触部的源极导电材料布置在形成于所述第一主表面中的源极接触凹槽中。
18.根据权利要求9所述的电路，其中，所述第一漏极接触部的漏极导电材料布置在形成于所述第一主表面中的漏极接触凹槽中。
19.根据权利要求14所述的电路，还包括与所述导电层电连接的负载。
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