JP5273394B2 - 垂直方向過渡電圧サプレッサ（ｔｖｓ）とｅｍｉフィルタのための回路構成と製造処理 - Google Patents

垂直方向過渡電圧サプレッサ（ｔｖｓ）とｅｍｉフィルタのための回路構成と製造処理 Download PDF

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Description

本発明は、概して過渡電圧サプレッサ（ＴＶＳ）の回路構成と製造方法に関する。より詳細には、本発明はＥＭＩフィルタを備える、垂直方向過渡電圧サプレッサ（ＶＴＶＳ）の改良された回路構成と製造方法に関する。
集積回路上に印加される不慮の過剰な電圧に起因するダメージから集積回路を保護するために、過渡電圧サプレッサ（ＴＶＳ）が従来から用いられている。集積回路は、正常な電圧範囲を超えても、動作するように設計されている。しかしながら、静電破壊（ＥＳＤ）、電気的高速過渡、および電光などの状態では、予期せぬ制御不能な高電圧が回路を偶発的に襲う。その様な過剰な電圧が生じた際に、集積回路に起こりうるダメージを回避するための保護機能として働かせるために、ＴＶＳ装置は必要とされる。過剰な電圧によるダメージに対して脆弱な集積回路を実装し装置の数が増加すると、ＴＶＳ保護の必要性も高まる。ＴＶＳの用途としては、例えば、ＵＳＢ電源、データ回線保護、デジタル映像インターフェース、高速イーサーネット、ノートパソコン、モニタ、およびフラットパネルディスプレーなどに見られる。
図１Ａ−１には、典型的な市販のマルチチャネルＴＶＳアレイ１０を示す。Ｉ／Ｏ−１とＩ／Ｏ−２の２つの入出力端子（Ｉ／Ｏ）にそれぞれ対応する、２セットのステアリングダイオード（即ち、ダイオード１５−Ｈと１５−Ｌおよび２０−Ｈと２０−Ｌ）がある。更に、より大きなサイズを有するツェナーダイオード（即ち、ダイオード３０）があり、高電圧端子（即ち、Ｖｃｃ端子）から接地電圧端子（即ち、Ｇｎｄ端子）へのアバランシェダイオードとして機能する。正電圧が、Ｉ／Ｏパッドのうちの１つにかかる場合、高電圧側のダイオード１５−Ｈと２０−Ｈは順方向バイアスを与え、大きなＶｃｃ−Ｇｎｄダイオード（例えば、ツェナーダイオード３０）によってクランプされる。ステアリングダイオード１５−Ｈと１５−Ｌおよび２０−Ｈと２０−Ｌは、Ｉ／Ｏ容量を下げるために小さなサイズを持つように設計され、それによって、高速イーサーネット用途などの高速回線における挿入損失を小さくする。図１Ａ−２は、図１Ａ−１に示されるＴＶＳ１０のＶｃｃと接地電圧との間のツェナーダイオードの逆阻止電圧特性に対する逆電流ＩＲを示している。図１Ａ−２のグラフに示される逆電流ＩＲは、ツェナーダイオードを流れる逆電流を表しており、即ち、ＶｃｃとＧＮＤの間を流れる逆電流を表している。ここでは、各ステアリングダイオードの逆ＢＶは、ツェナーダイオードの逆ＢＶよりも高いことが想定されている。しかしながら注意すべきは、大電流において、ＶｃｃパッドからＧｎｄパッドへの電圧がステアリングダイオードの逆ＢＶの合計と等しいかそれよりも大きい場合、電流は２つの連続するステアリングダイオードの経路全体にも流れることになる。ツェナーダイオードは、ＢＪＴあるいはＳＣＲとＢＪＴと比べて単位領域あたりの抵抗が高いので、ステアリングダイオードも逆伝導において丈夫にしなければならず、これは実質的に大電流において不都合である。ＳＣＲ＋ＢＪＴの場合には、大電流において、ツェナークランプ電圧はより低いものであり、ゆえにステアリングダイオードの経路を伝導しない。Ｖｃｃ‐Ｇｎｄダイオード３０の降伏電圧と、ステアリングダイオード１５および２０の降伏電圧とは、これらのダイオードが電圧過渡時にのみオンにするように、動作電圧（Ｖｒｗｍ）よりも大きくすべきである。Ｖｃｃ−Ｇｎｄクランプダイオードを用いる問題点は典型的には、これらのダイオードが逆阻止モードにおいて、高抵抗であり、抵抗を減らすためには大きな領域が必要となる点である。図１Ａ−２に示されるように、高い抵抗は大電流におけるＢＶの増加を導く。高いＢＶは、先にも述べたように、ステアリングダイオードの破壊を引き起こすだけでなく、ＴＶＳ装置で保護したい回路にもダメージを与えてしまうので望ましくない。この大きなダイオードサイズを有する必要性は、このようなＴＶＳ回路を実装した際のデバイスのさらなる縮小化を制限する。
過渡電圧サプレッサ（ＴＶＳ）回路が占めるサイズと表面積を縮小するために、図１Ｂ−１に示すような垂直方向ＴＶＳダイオードが実装される。ＴＶＳは、標準的なＰ基板を用いて、陰極電極の下にＮ＋領域を有するようにドープされたＰ基板の上部の上に形成された陰極端子を有する、Ｎ＋ツェナーアバランシェダイオードとして実装される。金属層は、陽極として機能するように基板の底に形成される。Ｐ基板は大抵、約１０〜２０ｏｈｍｓ−ｃｍの抵抗率を有し、それ故、ダイオードは高い抵抗を示す。図１Ｂ−２は、２チャネル垂直方向ＴＶＳダイオードの等価回路を示す。ＴＶＳダイオードは、図１Ｃ−１および１Ｃ−２に示されるもののように、ＥＭＩフィルタと一体化させることもできる。この垂直方向ＴＶＳを一体化した構成とは、２つの垂直方向ＴＶＳダイオード間を相互接続する追加の抵抗を有する垂直方向ＴＶＳダイオードのものと同様である。図１Ｂ−１から１Ｃ−２に示されるような、こうした垂直方向ダイオードとＥＭＩフィルタの構成は、基板の高い抵抗率により起因した高いダイオード直列抵抗によって、大きな接合容量と、クランプ性能の悪さと言う、不都合を被る。
それ故、回路設計や装置製造の分野において、上記の難題を解決する、新規の改良された回路構成および製造方法を提供する必要性が未だ存在する。特に、携帯電子デバイスのための低価格で高密度なＴＶＳおよびＥＭＩフィルタを提供可能な、新規の改良されたＴＶＳ回路を提供する必要性が未だ存在する。
それ故、本発明の一様態では、上記で論じた制限と難題を克服し得るような、小さなシリコンダイフットプリントを有する低価格なＴＶＳおよびＥＭＩフィルタ回路を製造するために、主要なＤＭＯＳ処理を行なうＤＭＯＳ技術を適用することで、改良された垂直方向ＴＶＳおよびＥＭＩフィルタ回路を提供する。
さらに、本発明の別の様態では、主要な垂直方向トレンチＤＭＯＳ技術を用いることで、改良されたＴＶＳおよびＥＭＩフィルタ回路を提供するための改良された装置設計および製造方法を提供し、ここで、トレンチゲートは、ＴＶＳ構造の一部として実装され、チャネル分離およびフィルタキャパシタとして機能する。
本発明の別な様態では、主要なトレンチＤＭＯＳ処理を行なうＤＭＯＳ技術を適用することで、改良された垂直方向ＴＶＳおよびＥＭＩフィルタ回路を提供し、ここで、ＴＶＳおよびＥＭＩフィルタ構造のための垂直方向構造は、シリコンダイフットプリントを小さくし、集積回路セルの密度を増加し、さらに製造コストの削減を実現する。
簡潔に言えば、本発明の好ましい実施形態は、過渡電圧を抑制するためのＥＭＩフィルタと一体化した過渡電圧サプレッサ（ＴＶＳ）を開示している。この過渡電圧サプレッサは、第１および第２のＶＴＶＳを含み、それぞれのＶＴＶＳは、半導体基板の底表面に配置された陽極と接する第１の導電型の半導体基板の上に支持された、第１の導電型のエピタキシャル層に包まれた第２の導電型のウェル（即ち、ボディ領域）に配置される、第１の導電型の陰極接点ドープ領域を含み、この半導体基板は、陰極接点ドープ領域と接する半導体装置の上面に配置された陰極を備えており、このようにして、第１および第２の垂直方向ＴＶＳが形成される。ＥＭＩフィルタと一体化したＶＴＶＳは、第１のＶＴＶＳと第２のＶＴＶＳの陰極に電気的に結合する絶縁された導電性領域を更に含み、それ故、第１のＶＴＶＳと第２のＶＴＶＳは共働してＥＭＩフィルタとして機能する。別の実施形態では、導電性領域はポリシリコン層であり、これは第１と第２のＶＴＶＳの陰極を電気的に結合するために半導体基板の上部に配置される。別の実施形態では、半導体基板はＮ型基板であり、第１と第２のＶＴＶＳのウェルはＰウェルである。別の実施形態では、半導体基板はＰ型基板であり、第１と第２のＶＴＶＳのウェルはＮウェルである。別の実施形態では、第１と第２のＶＴＶＳのそれぞれは、第２の導電型のドープ領域をさらに含み、これはダイオードの降伏電圧を調節するために、陰極接点ドープ領域の下部に配置される。
別の好ましい実施形態では、本発明はさらに、集積回路（ＩＣ）として形成された電子装置を開示し、ここで、この電子装置はさらに過渡電圧サプレッサ（ＴＶＳ）装置を含む。ＴＶＳ装置は、ＶＴＶＳ装置をその上に支持する半導体基板を含み、この半導体基板はＶＴＶＳの陽極として機能する前面と、ＶＴＶＳの陰極として機能する背面とを有する。ＶＴＶＳ装置はさらに、トレンチＤＭＯＳとして構成された、内蔵ダイオードと、寄生トランジスタとを含み、絶縁トレンチとして機能するトレンチゲートを備え、ここで、ソース領域とボディ領域は内蔵ダイオードとして機能し、また、ソース領域、ボディ領域、およびエピタキシャル層は寄生トランジスタとして機能する。ＤＭＯＳはさらにトレンチゲートランナを有し、背面に配置された陰極として機能するドレインに短絡されている。好ましい実施形態では、半導体基板はさらに、ＮソースおよびＰボディ領域の間に形成された内蔵ダイオードと、Ｎソース、Ｐボディ、およびＮエピタキシャル層の間に形成されたＮＰＮトランジスタとを備えたＮエピタキシャル層を支持するＮ型の基板をさらに含む。別の実施形態では、エピタキシャル層を介して陰極へとトレンチゲートランナを短絡させるために、半導体基板の端に、絶縁トレンチよりも大きな幅を有するトレンチゲートランナが配置される。別の実施形態では、約６ボルトのＭＯＳＦＥＴゲート閾値電圧に対応したドーパント濃度を有するボディ領域と、トレンチゲートに用いるゲート酸化物層とが、約１５ボルトの降伏電圧に耐えうるように設けられ、こうすることで、６ボルトを超える電圧がその上に印加された際にＶＴＶＳはオンになり、クランプ電圧以下の電圧を維持するために過渡電流を伝達する寄生トランジスタが提供される。
本発明ではさらに、組込型の過渡電圧サプレッサ（ＴＶＳ）回路を備える電子装置を製造するための方法が開示される。この方法には、垂直方向ＴＶＳとして機能する、内蔵ＰＮ接合ダイオードと、寄生ＮＰＮトランジスタもしくは寄生ＰＮＰトランジスタとを備える、垂直方向ＤＭＯＳ装置を製造するために、標準的なＤＭＯＳ製造処理を適用するステップを含む。
本発明のこれらのおよび他の目的と利点は、以下の詳細な好ましい実施形態の記載を読んだ後で、当業者には明らかとなるだろう。本発明の好ましい実施形態はさまざまな図面でも例示される。
従来のＴＶＳ装置を示す回路図である。 電圧に対する電流のＩ‐Ｖグラフであり、ＴＶＳ装置の逆特性を示す。 垂直方向ＴＶＳダイオードの断面図である。 従来の垂直方向ＴＶＳダイオードの等価回路図である。 ＥＭＩフィルタと一体化した垂直方向ＴＶＳダイオードの断面図である。 従来のＥＭＩフィルタと一体化した垂直方向ＴＶＳダイオードの等価回路図である。 垂直方向トレンチＤＭＯＳ技術により製造されるトレンチＤＭＯＳとして構成された、垂直方向ＴＶＳの断面図である。 垂直方向トレンチＤＭＯＳ技術により製造されるトレンチＤＭＯＳとして構成された、垂直方向ＴＶＳの等価回路図である。 図３Ａから図３Ｄは、垂直方向トレンチＤＭＯＳ技術によって製造される２つの異なる垂直方向ＴＶＳの実施形態の断面図と、等価回路図である。 図３Ａから図３Ｄは、垂直方向トレンチＤＭＯＳ技術によって製造される２つの異なる垂直方向ＴＶＳの実施形態の断面図と、等価回路図を示す。 図３Ａから図３Ｄは、垂直方向トレンチＤＭＯＳ技術によって製造される２つの異なる垂直方向ＴＶＳの実施形態の断面図と、等価回路図を示す。 図３Ａから図３Ｄは、垂直方向トレンチＤＭＯＳ技術によって製造される２つの異なる垂直方向ＴＶＳの実施形態の断面図と、等価回路図を示す。 ＤＭＯＳ技術を用いて製造される垂直方向ダイオードとして構成されたＴＶＳ回路の断面図である。 ＤＭＯＳ技術を用いて製造された、バイポーラトランジスタとして構成される垂直方向ＴＶＳの実施形態の断面図である。 ＤＭＯＳ技術を用いて製造された、バイポーラトランジスタとして構成される垂直方向ＴＶＳの実施形態の断面図である。 ＤＭＯＳ技術を用いて製造された、バイポーラトランジスタとして構成される垂直方向ＴＶＳの実施形態の断面図である。 ＤＭＯＳ技術を用いて製造された、バイポーラトランジスタとして構成される垂直方向ＴＶＳの実施形態の断面図である。 ＤＭＯＳ技術を用いて製造された、バイポーラトランジスタとして構成される垂直方向ＴＶＳの実施形態の断面図である。 ＤＭＯＳ技術を用いて製造された、抵抗素子によって結合されたダイオードとして構成されるＥＭＩフィルタと一体化した垂直方向ＴＶＳの断面図である。 ＤＭＯＳ技術を用いて製造された、抵抗素子によって結合されたバイポーラトランジスタとして構成されるＥＭＩフィルタと一体化した垂直方向ＴＶＳの断面図である。 ＤＭＯＳ技術を用いて製造された、抵抗素子によって結合されたバイポーラトランジスタとして構成されるＥＭＩフィルタと一体化した垂直方向ＴＶＳの断面図である。 ＤＭＯＳ技術を用いて製造された、トレンチによって絶縁されたダイオードとして構成され、且つ、抵抗素子によって結合される、ＥＭＩフィルタと一体化した垂直方向ＴＶＳの断面図である。 ＤＭＯＳ技術を用いて製造された、トレンチによって絶縁されたバイポーラトランジスタとして構成され、且つ、抵抗素子によって結合される、ＥＭＩフィルタと一体化した垂直方向ＴＶＳの断面図である。 ＤＭＯＳ技術を用いて製造された、トレンチによって絶縁されたバイポーラトランジスタとして構成され、且つ、抵抗素子によって結合される、ＥＭＩフィルタと一体化した垂直方向ＴＶＳの断面図である。 ＤＭＯＳ技術を用いて製造された、トレンチによって絶縁されたバイポーラトランジスタとして構成され、且つ、抵抗素子によって結合される、ＥＭＩフィルタと一体化した垂直方向ＴＶＳの断面図である。 ＤＭＯＳ技術を用いて製造された、トレンチによって絶縁されたバイポーラトランジスタとして構成され、且つ、抵抗素子によって結合される、ＥＭＩフィルタと一体化した垂直方向ＴＶＳの断面図である。 ＤＭＯＳ技術を用いて製造された、ダイード間を絶縁するトレンチを有し、ステアリングダイオードとして構成される垂直方向ＴＶＳの断面図である。 ＤＭＯＳ技術を用いて製造された、ダイード間を絶縁するトレンチを有し、ステアリングダイオードとして構成される垂直方向ＴＶＳの断面図である。 ＤＭＯＳ技術を用いて製造された、入力チャネルと、出力チャネルとの間をトレンチで絶縁するように構成される、ＥＭＩフィルタと一体化した２つの垂直方向ＴＶＳの断面図であり、ここで、ポリ充填トレンチはさらに、ポリキャパシタとして機能する。 ＤＭＯＳ技術を用いて製造された、入力チャネルと、出力チャネルとの間をトレンチで絶縁するように構成される、ＥＭＩフィルタと一体化した２つの垂直方向ＴＶＳの断面図であり、ここで、ポリ充填トレンチはさらに、ポリキャパシタとして機能する。 ＤＭＯＳ技術を用いて製造された、入力チャネルと、出力チャネルとの間をトレンチで絶縁するように構成される、ＥＭＩフィルタと一体化した２つの垂直方向ＴＶＳの断面図であり、ここで、ポリ充填トレンチはさらに、ポリキャパシタとして機能する。 図１３Ａと１３Ｂはそれぞれ、ＤＭＯＳ技術を用いて製造された、ＥＭＩフィルタと一体化した垂直方向ＴＶＳの断面図と上面図であり、この垂直方向ＴＶＳは、絶縁性トレンチによって絶縁された垂直方向ダイオードとして構成され、トレンチされたインダクタと相互接続される。 図１３Ａと１３Ｂはそれぞれ、ＤＭＯＳ技術を用いて製造された、ＥＭＩフィルタと一体化した垂直方向ＴＶＳの断面図と上面図であり、この垂直方向ＴＶＳは、絶縁性トレンチによって絶縁された垂直方向ダイオードとして構成され、トレンチされたインダクタと相互接続される。 図１４Ａから図１４Ｇは、主要なトレンチＤＭＯＳ処理を用いた、本発明に係るＥＭＩフィルタと一体化したマルチチャネルＶＴＶＳの製造処理ステップを示す一連の断面図である。 図１４Ａから図１４Ｇは、主要なトレンチＤＭＯＳ処理を用いた、本発明に係るＥＭＩフィルタと一体化したマルチチャネルＶＴＶＳの製造処理ステップを示す一連の断面図である。 図１４Ａから図１４Ｇは、主要なトレンチＤＭＯＳ処理を用いた、本発明に係るＥＭＩフィルタと一体化したマルチチャネルＶＴＶＳの製造処理ステップを示す一連の断面図である。 図１４Ａから図１４Ｇは、主要なトレンチＤＭＯＳ処理を用いた、本発明に係るＥＭＩフィルタと一体化したマルチチャネルＶＴＶＳの製造処理ステップを示す一連の断面図である。 図１４Ａから図１４Ｇは、主要なトレンチＤＭＯＳ処理を用いた、本発明に係るＥＭＩフィルタと一体化したマルチチャネルＶＴＶＳの製造処理ステップを示す一連の断面図である。 図１４Ａから図１４Ｇは、主要なトレンチＤＭＯＳ処理を用いた、本発明に係るＥＭＩフィルタと一体化したマルチチャネルＶＴＶＳの製造処理ステップを示す一連の断面図である。 図１４Ａから図１４Ｇは、主要なトレンチＤＭＯＳ処理を用いた、本発明に係るＥＭＩフィルタと一体化したマルチチャネルＶＴＶＳの製造処理ステップを示す一連の断面図である。
標準的なＤＭＯＳ処理を用いて製造された、垂直方向過渡電圧サプレッサ（ＶＴＶＳ）１００の断面図と回路図である、図２Ａと図２Ｂについて述べる。ＶＴＶＳ１００は、高濃度ドープされた半導体基板１０５の上に形成される。半導体基板１０５は、垂直方向ＴＶＳの陽極端子１１０として機能する前面と、垂直方向ＴＶＳの陰極端子１２０として機能する背面とを備え、垂直方向ＴＶＳは内蔵ダイオードとＮＰＮトランジスタとを含んでいる。生産物は、標準的なトレンチＤＭＯＳ処理を適用して製造されるので、図２Ａの断面図には、ドレインとして機能するＮ＋基板１０５の上の、Ｎエピタキシャル層１１５上部の上にある、ボディ領域１３０の上に形成される、ソース領域１２５を有するトレンチＮＭＯＳ構造が示される。絶縁トレンチゲート１３５は、紙面に垂直方向な方向（ｔｈｉｒｄ ｄｉｍｅｎｓｉｏｎ）にある他のトレンチゲートを介して、端の領域にあるゲートランナ（ｇａｔｅ ｒｕｎｎｅｒ）１３５‐ＧＲに相互接続される。このＶＴＶＳ装置と、標準的なトレンチＤＭＯＳとの差異は、図２Ａに示されるように、Ｎエピタキシャル層１１５に結合するゲートトレンチ接点（または、ゲートパッド）領域において、ゲートランナ１３５‐ＧＲがゲート金属１４０によりドレイン１０５に短絡されていることである。これは、ＤＭＯＳの接点開口処理の際に、必要以上のマスクを用いずに、ゲート接点開口部１４０を幅がゲートランナトレンチ１３５‐ＧＲよりも大きくなるようにエッチングすることで達成される。したがって、図２Ｂに示される等価回路では、ゲートがドレインに短絡されている。５Ｖ装置用のＶＴＶＳを作製するためには、Ｐボディ１３０のドーパント濃度は、複数回注入することで、約６ＶのＭＯＳＦＥＴゲート閾値電圧に対応した量まで増加され、また、ゲート酸化物１４５の厚みは、１５Ｖ程度の高さで絶縁破壊を受けるように厚くされる。従って、ＶＴＶＳは、通常の５Ｖの動作電圧が印加された際にはオンしないが、５Ｖを超える高い過渡電圧が生じた場合には、この電圧がゲートに印加され、ＭＯＳがオンされる。寄生ＮＰＮもまたオンになり、それ故、大電流はたいした抵抗も無く装置を流れ通る。このようにしてダイオードの改善したクランプが提供される。図２Ａには、標準的なＤＭＯＳ装置に見られるような、ソース１２５に短絡されたＤＭＯＳボディ領域１３０も示される。
図３Ａは、ボディ領域１３０’が浮遊している事を除いては、図２Ａに示されるものと類似した装置構造を有する、別の実施形態の断面図である。図３Ｂの等価回路に示されるように、ゲート１３５はドレイン１０５と直結し、この装置はＭＯＳ＋ＮＰＮとして機能する。ゲート１３５はまた、ソース１２５と直結することもでき、その場合はＭＯＳトランジスタがオンしない限りこの装置はＮＰＮとして機能する。ゲート１３５の深さは、Ｎ‐ｅｐｉ層１１５を通してＮ＋基板１０５の深さまで伸ばすことで、チャネル同士の間、および入力端子と出力端子との間の絶縁を改善することができる。さらに、図３Ｃに示されるように、トレンチゲート１３５を導電材料の代わりに酸化物１４５’または他の誘電材料で充填することもできる。図３Ｄに示されるように、Ｎ＋領域１２５、Ｐ‐ボディ領域１３０、およびＮエピタキシャル１１５は、オープンベースＮＰＮを形成する。高電圧の過渡電圧が接合点にかかった際に絶縁破壊が起き、その絶縁破壊が引き金となってＮＰＮがオンとなり、それによって他の回路が保護されるように、ボディ１３０からＮ＋領域１２５、もしくはボディ１３０からＮエピタキシャル接合点１１５は、Ｐ‐ボディ領域１３０のドーパント濃度を変えることによって、６Ｖの降伏電圧を有するように調節される。図２および図３に示される装置構造に加えて、Ｐ‐チャネルＤＭＯＳやＶＴＶＳのＰＮＰも、単に半導体の極性を変更することにより、同様の方法で製造することができる。
ＶＴＶＳ用途のための改良されたダイオードに関する図４について述べる。ダイオード２００は、抵抗を減らすために、高濃度ドープされたＰ＋基板２０５をベースにしている。ＤＭＯＳに用いられるような高濃度ドープされたＰ＋基板は、標準的なＩＣ処理による従来のダイオード製造に用いられるＰ基板の抵抗率１０〜２０ｏｈｍｓ ｃｍに比べて、たった数ミリｏｈｍｓ ｃｍしかない抵抗をもたらす。代わりに、高濃度ドープされた底層を有する低濃度ドープされた基板を、抵抗を減らすために用いることもできる。Ｎ‐ボディ２１５は、ヒ素イオンもしくはリンイオンをＰ‐ｅｐｉ層２１０に注入することで形成され、また一方で、ドーパント濃度を制御することにより、Ｎボディ‐２１５とＰ‐ｅｐｉ２１０との間の絶縁破壊が、約６Ｖもしくは必要とされる任意の電圧に調節され得る。Ｐ‐ｅｐｉ層２１０は、ほんの数ミクロンの厚みしか持たないので、抵抗が最小化される。さらに、Ｎ＋領域２２０をＮ‐ボディ領域２１５上部の上に形成することで、陰極電極２２５とのオーム接触を改善し、陽極端子２３０は基板２０５の底部に形成される。
図５Ａから図５Ｃは、ＶＴＶＳ用途のためのバイポーラトランジスタである。図５ＡではＮＰＮとして示されおり、Ｎ＋領域２２０′は、Ｎ＋基板２０５′の上のＮ‐ｅｐｉ層２１０′上部に形成されるＰウェル内に注入され、陰極電極２２５′に結合する陰極領域を形成する。随意にＰ領域２３５がＮ＋陰極領域２２０′の下に配置されてもよく、Ｐドーパント濃度を変えることで絶縁破壊を調節する。Ｐ‐ウェル２１５′は、接点金属２４０およびＮ‐ｅｐｉ層２１０′を通して、陽極２３０に短絡されている。装置の設計された動作電圧を超える高い過渡電圧が、Ｎ＋陰極領域２２０′とＰ領域２３５との間の接合点にかかった際、下部が絶縁破壊となり、電子は陽極２３０へ達するように短絡接点金属２４０を介してＮ‐ｅｐｉ２１０へと流される。電流が増加した場合、領域２２０′，２３５，２１５′，および２１０′の間に形成されるＮＰＮがオンとなるので、大電流であっても低い抵抗で伝導され、従って、クランプ性能が改善される。図５Ｂでは、絶縁破壊調節Ｐ領域２３５′がＮ＋陰極領域２２０′の側方に移し変えられている。こうすることで、オーバーヒートを避けるために、絶縁破壊が生じるＮ＋／Ｐ領域接合点への金属電極２４０および２２５′の接点間のギャップ間隔を自由に調節することが可能になるという利点が提供される。
図５Ｃは、ＰＮＰバイポーラトランジスタを基にした別の改良されたＶＴＶＳである。図４に示されるダイオード２００と比較して、図５Ｃの装置はさらに、Ｎボディ２１５内のＰ＋注入領域２２０′′を含み、これは陰極に結合している。Ｐ＋領域２２０′′、Ｎ‐ウェル２１５、ならびにＰ‐ｅｐｉ２１０もしくはＰ＋基板２０５は、ＰＮＰトランジスタとして構成され、これはＮ‐ボディ２１５とＰ‐ｅｐｉ２１０と間の接合点の絶縁破壊が引き金となってオンするように設けられる。従って、ＶＴＶＳ装置のクランプが改善される。
図５Ｄは、対称性ＴＶＳとして構成された同様の動作原理を有する代わりの実施形態の断面図である。Ｐ‐ウェル２１５′は、Ｎ＋２２０′に短絡されており、入力、接地（ＧＮＤ）および出力としてそれぞれ設計された電極端子２２６，２２７および２２８に直接的に結合されている。一方で、半導体基板の底部は浮遊している。入力、出力および接地チャネルはさらに、複数のゲートトレンチ１３５′によって絶縁されている。一時的な高電圧の際に、Ｐ‐ウェル２１５′とＮ‐ｅｐｉ２１０′と間の接合点は絶縁破壊となり、Ｎ＋２２０′、Ｐ‐ウェル２１５′およびＮ‐ｅｐｉ２１０′によって形成されたＮＰＮを、引き金となってオンにする。入力端子もしくは出力端子にかかる正の一時的な高電圧は、接地チャネルＴＶＳを引き金となってオンにし、また一方で、入力端子もしくは出力端子にかかる負の一時的な高電圧は入力チャネルＴＶＳもしくは出力チャネルＴＶＳを引き金となってオンにする。全てのチャネルは同時に製造されるので、ＴＶＳチャネルをオンにする引き金となるために必要な正および負の過渡電圧は、ほぼ同じ大きさであり、それ故、ＴＶＳ装置は対称性を有する。図５Ｅは、Ｎ＋２２０′が取り除かれていること以外は、図５Ｄに示されるものと同様の装置構造を有する代わりの実施形態の断面図であり、従って、クランプ機能はＰ‐ウェル２１５′とＮ‐ｅｐｉ２１０′との間に形成される接合ダイオードによって提供される。動作の対称性は保たれている。
図６は、マルチチャネルＴＶＳおよびＥＭＩフィルタの断面図であり、ここで、装置の構造は、図４に示されるＴＶＳ装置構造を基にして実装されている。第１および第２の垂直方向ＴＶＳ（ＶＴＶＳ）は、抵抗を減らすためにＰ＋基板２０５を基にして、第１のダイオードおよび第２のダイオードとして形成されている。これら第１および第２のダイオードはそれぞれ、Ｐ‐ｅｐｉ層２１０にヒ素イオンまたはリンイオンを注入することにより形成されたＮ‐ボディ２１５を含む。これらのダイオードのＮボディ２１５およびＰ‐ｅｐｉ２１０の間の絶縁破壊は、たった数ミクロンの厚みしか持たないＰ‐エピタキシャル層２１０のドーパント濃度を制御することにより、約６Ｖに、もしくは必要とされる任意の電圧に調節され、従って、抵抗は低減される。これらのダイオードのそれぞれに関して、第１の陰極電極２２５‐１および第２の陰極電極２２５‐２へのオーム接触を改善するために、Ｎ‐ボディ領域２１５の上部にＮ＋領域２２０が形成され、陽極端子２３０は基板２０５の底部に形成される。装置はさらに、第１の電極２２５‐１と第２の電極２２５‐２とを電気的に結合するために、絶縁層２５５の上に形成されたポリシリコン層２５０を有し、入力端子として機能する陰極電極２２５‐１と、および出力端子として機能する第２の陰極電極２２５‐２とを備えるＥＭＩフィルタとして機能する。ポリシリコン層２５０は、入力端子および出力端子としてそれぞれ機能する第１の陰極電極２２５‐１および第２の陰極電極２２５‐２の間を相互接続する抵抗として機能する。
図７Ａは、図５Ａに示される装置構造を基にした第１および第２の垂直方向ＴＶＳを含む、ＥＭＩフィルタと一体化したマルチチャネルＴＶＳの装置構造を示す断面図である。第１のＶＴＶＳの陰極電極２２５′‐１および第２のＶＴＶＳの陰極電極２２５′‐２は、絶縁層２５５′で当て物をされた（ｐａｄｄｅｄ ｂｙ）ポリシリコン層２５０′によって相互接続される。ポリシリコン層２５０′は、第１の陰極２２５′‐１および第２の陰極２２５′‐２よってそれぞれ提供されるＥＭＩフィルタの入力端子および出力端子の間の抵抗として機能する。図７Ｂは、図５Ｃに示される装置構造を基にした、第１の垂直方向ＴＶＳおよび第２の垂直方向ＴＶＳを含む、ＥＭＩフィルタと一体化したＴＶＳの装置構造を示す図７Ａと相補的なＰＮＰ構造である。随意にＰ型埋込物２１４が、絶縁破壊を調節する目的で、Ｎ‐ボディ２１５の下に形成されてもよい。
図８は、絶縁層２５５で当て物をされたポリシリコン層２５０の下に形成される絶縁トレンチ２７０が在ることを除いては、図６に示されるＴＶＳおよびＥＭＩフィルタの装置構造と同様な装置構造を有する、ＥＭＩフィルタと一体化したマルチチャネルＴＶＳを示す。図９Ａは、絶縁層２５５′で当て物をされたポリシリコン層２５０′の下に形成される絶縁トレンチ２７０が在ることを除いては、図７Ａに示されるＴＶＳとＥＭＩフィルタの装置構造と同様の装置構造を有する、ＥＭＩフィルタと一体化した別のマルチチャネルＴＶＳを示す。図９Ｂは、絶縁層２５５′で当て物をされたポリシリコン層２５０′の下に形成される絶縁トレンチ２７０が在ることを除いては、図７Ｂに示されるＴＶＳおよびＥＭＩフィルタの装置構造と同様の装置構造を有する、ＥＭＩフィルタと一体化した別のマルチチャネルＴＶＳを示す。図９Ｃに示されるように、より多くのトレンチが、入出力絶縁を改善するために使用され得る。さらに、図９Ｄは、図５Ｄの対称性ＴＶＳ装置構造に、入力端子２２６と出力端子２２８とを抵抗もしくはインダクタで結合することによって構築された、ＥＭＩフィルタと一体化したマルチチャネル対称性ＴＶＳである。相補的なＰＮＰ構造は、ドーピングの極性を切り替えることによって製造され得る。
図１０Ａおよび１０Ｂは、図１Ａ‐１に示されるものと同様の回路を有するが、新規の装置構造で実装される、マルチチャネルＴＶＳを示す断面図である。図１０ＡのＴＶＳ３００は、Ｐ型エピタキシャル層３１０を支持するＰ＋基板３０５上に形成される。複数のＮボディ領域３２０が絶縁トレンチ３１５の間に形成される。Ｐ＋オーム接触ドーパント領域３３０が、入出力（Ｉ／Ｏ）ポート３２５に接するようにＮボディ領域３２０に形成される。随意にＮ＋埋め込み層３２２が、Ｐ＋接合点の下に、高エネルギーＮ＋注入によって形成され、ＰＮＰゲイン（ＰＮＰ ｇａｉｎ）が低減される。Ｐ‐ボディ領域３３５は、ツェナーダイオードとして機能するように、Ｎボディ領域３２０と、随意に備えられるＮ＋埋め込み層３２２との下部に配置される。Ｐ＋オーム接触ドーパント領域３３０およびＮ‐ボディ領域３２０は、ＩＯ端子３２５と、Ｖｃｃ端子３４０との間を結合する上流のダイオードとしての機能を提供する。エピタキシャル層３１０と、Ｎ‐ボディ領域３２０との間に形成されたダイオードは、ＩＯ端子３２５と、接地電位にある陽極端子３５０との間に結合される。その一方で、ツェナーダイオードは、ＩＯ端子３２５と結合した上流のダイオードおよび下流のダイオードと並列に、Ｖｃｃ３４０と接地電位の陽極端子３５０との間に結合され、上流のダイオードおよび下流のダイオードの間の中間に配置される。それぞれのダイオードは、絶縁トレンチ３１５によって絶縁される。図１０Ｂは、ツェナーダイオードに置き換えて、ＰＮＰを用いたさらに改良された構造である。マスクは、随意に行なわれるＮ＋領域３２２の注入の際に、Ｎウェル３２０を遮断するために用いられ、その場所にＰ＋領域３３４が配置される。Ｐ＋領域３３４と、Ｎ‐ウェル３２０と、Ｐボディ領域３３５とによって形成されるＰＮＰトランジスタは、Ｎ‐ウェル３２０およびＰボディ３３５の間の接合点の絶縁破壊が引き金となってオンになり得る。
図１１は、図８に示されるもののような、入力端子２２５′‐１と、出力端子２２５′‐２との間を相互接続するＥＭＩフィルタと一体化したマルチチャネルＴＶＳの断面図であり、寄生キャパシタの静電容量を増加させるために、トレンチゲート２７５の間でエピタキシャル層２１０′に形成された追加のトレンチ２７５を有する。図１１に示されるようにこのキャパシタは並列に結合されている。ＥＭＩフィルタの遮断周波数は、この静電容量を変えることで調節できる。基板への望ましい低いオーム接触を作ることでキャパシタの等価直列抵抗（ＥＳＲ）を減らすために、随意にｐ拡散領域２７６がトレンチキャパシタを取り囲んで埋め込まれ得る。図１２Ａは、静電容量をさらに増加するために、分割されたトレンチゲート２７５′を備える類似した装置構造を有する。図１２Ｂは、分割されたトレンチキャパシタの間の並列結合を示すために、線Ｂ‐Ｂ′に沿った装置の別の断面図である。
図１３ＡおよびＢは、図４に示されるような第１および第２のダイオードとして形成されたマルチチャネルＴＶＳを含む装置に、トレンチインダクタを用いるレイアウトを示す、断面図と上面図であり、入力端子として機能する第１の陰極電極２２５′′‐１と、出力端子として機能する第２の陰極電極２２５′′‐２とを備えている。第１および第２のダイオードは、絶縁トレンチ２８０によって絶縁され、トレンチインダクタ２８５によって結合される。入力端子および出力端子のための接点開口部は、２２５′′‐１‐Ｃおよび２２５′′‐２‐Ｃとしてそれぞれ示される。トレンチインダクタへの接点開口部は、入力電極に対応付けられた２８５‐Ｃ１および出力電極に対応付けられた２８５‐Ｃ２としてそれぞれ示される。
本発明に係る、主要なトレンチＤＭＯＳ処理を用いる、ＥＭＩフィルタと一体化したマルチチャネルＶＴＶＳの製造処理に関する図１４Ａから１４Ｇについて述べる。図１４Ａでは、酸化物ハードマスク（図示せず）を介してエッチングすることにより、複数のトレンチ４７０が、Ｎ＋基板４５０上部の上のＮＥｐｉ層４１０に形成される。基板４０５は、垂直方向ＤＭＯＳ装置に典型的に用いられるような高濃度ドープされた基板であり、１Ｅ１８／ｃｍ３よりも高いドーパント濃度を有し、この値はＮ型では２０ミリｏｈｍ‐ｃｍおよびＰ型では４０ミリｏｈｍ‐ｃｍの抵抗率よりも小さな抵抗率に対応する。これに対して、典型的なＩＣ処理基板は、１Ｅ１６よりも低いドーパント濃度で数ｏｈｍ‐ｃｍの抵抗率を有する。代わりに、高濃度ドープされた底部層を有する低濃度ドープされた基板が、抵抗率を下げるために用いられてもよい。トレンチは好ましくは、理想的な絶縁を提供するために、Ｅｐｉ層４１０を貫通して基板４０５に達するようにエッチングされる。随意に、トレンチＤＭＯＳ処理で提供されるような、酸化物ハードマスクの除去処理、犠牲酸化物の成長処理、およびトレンチの底を丸める処理が行なわれてもよい。図１４Ｂでは、ゲート酸化物層４５５を熱成長させ、その後トレンチを充填するようにポリが堆積され、それに続いて、トレンチの上の余分なポリを除去するために全体的にエッチバック（ｂｌａｎｋｅｔ ｅｔｃｈ ｂａｃｋ）処理が行なわれる。酸化物層４５５の厚みは、温度成長または堆積により、所望の厚みまで増加され得る。図１４Ｃでは、厚みとドーピング密度の厳密な制御の下で第２のポリの堆積が実行され、その後、第２のポリは、ＥＭＩフィルタ抵抗を形成するように第２のポリ４５０を形成するために、マスクを用いてパターン化される。酸化物層４５５はまた、続く注入ステップのために除去される。図１４Ｄでは、Ｐボディ領域４１５および初期絶縁破壊調節領域４３５が、Ｐ型ドーパントによって注入され、拡散される。深さのあるＰボディ領域４１５を得るために、高エネルギー注入が実施され得る。或る実施形態では、２〜３ｕｍの深さを有するＰボディを形成するために、７００ＫｅＶから１０００ＫｅＶの間のエネルギーレベルで、１回に５Ｅ１３から１Ｅ１４の範囲のホウ素注入が実行される。図１４Ｅでは、Ｎ型注入が、Ｎ＋領域４２０および４２３を形成するために実行され得る。図１４Ｆでは、酸化物層４６０が、表面上に形成され、それに続いて、表面を平坦化するために随意にＢＰＳＧ堆積およびＢＰＳＧフローが行なわれる。接点開口部が酸化物層４６０を通してエッチングされた後に、Ｐ‐ボディ接点領域４２４を形成するためにＰ＋接点注入が行なわれる。ＰボディをＥｐｉおよび基板に短絡させるためのＥｐｉ層オーム接触のために設けられるＮ＋領域４２３に、反対のドーピングを行なうべきでは無い。或る実施形態では、接点注入には、１回に２Ｅ１５／ｃｍ２のＢ／ＢＦ２が６０ＫｅＶのエネルギーで用いられる。一方、Ｎ＋領域は、１回に４Ｅ１５のヒ素（Ａｓ）を８０ＫｅＶの注入エネルギーで注入し、それに続いて１回に４Ｅ１５のＰを８０ＫｅＶのエネルギーで注入する２重注入によって形成される。一方で、絶縁破壊調節Ｐ領域４３５の中心部分にＮ＋領域４２０を逆極性でドープし、これは、１回により低い１Ｅ１３〜４Ｅ１３を用いて、５０ＫｅＶのより低いエネルギーで注入され、初期絶縁破壊のためのＮ＋領域４２０を有する横向きのダイオードの形成に影響しない端領域４３５を残す。図１４Ｄでは、入力電極４２５‐１、出力電極４２５‐２およびＰボディＥｐｉ短絡電極４４０を形成するために、金属層が堆積されパターン化される。金属層４３０はまた、陽極電極を形成するために底表面にも堆積される。
上記の処理は、ＤＭＯＳ技術を用いて製造された、ＮＰＮトランジスタとして構成されたＥＭＩフィルタと一体化した垂直方向ＴＶＳを提供し、これはトレンチによって絶縁され、また、抵抗素子によって結合されており、図９Ｃに開示されるような実施形態と類似した、横向きに配置された初期絶縁破壊ダイオードを有する。適切な基板で開始し、特定のステップを加えるか、もしくはスキップする変更を行なった類似した処理によって、他の実施形態が構成され得る。絶縁トレンチが無い特定の実施形態では、トレンチを形成する処理がスキップされてもよく、一体化したＥＭＩフィルタを持たないＶＴＳの実施形態では、第２のポリ堆積処理がスキップされてもよい。さらに、図１３Ａおよび１３Ｂに示されるような、静電容量を増加させる分割されたゲートを備える実施形態では、ゲートポリ堆積処理とエッチバック処理のステップを複数含んでいてもよい。
本発明は、目下のところ好ましい実施形態に関して記載されているが、その様な開示が限定として解釈されるべきでは無いことが理解されるだろう。さまざまな代替形態および変形形態が、上記開示を読んだ後の当業者には明らかとなるだろう。従って、添付の請求項は、本発明の趣旨と範囲内にある全ての変更形態および変形形態を包含するものとして解釈されることを意図している。

Claims (14)

  1. 基板の底表面まで及ぶ高濃度ドープ層を含み、前記高濃度ドープ層が第１の導電型のドーパント濃度を有する、前記基板と、
    上表面を有し、前記高濃度ドープ層が底表面を有する、前記高濃度ドープ層上部の上の第１の導電型のＥｐｉ層と、
    第１のチャネルの前記上部半導体領域へと結合する入力電極と、
    第２のチャネルの前記上部半導体領域へと結合する出力電極と、
    前記入力電極と、前記出力電極との間を直列に電気的に結合する抵抗として機能する絶縁されたポリシリコン層と、
    を含み、
    それぞれのチャネルが、
    前記Ｅｐｉ層上部の上に配置され、前記Ｅｐｉ層とＰＮ接合点を形成する、前記第１の導電型と相対する第２の導電型のボディ領域とをさらに含む、
    組込型のＥＭＩフィルタ装置を備えるマルチチャネル垂直方向過渡電圧サプレッサ（ＶＴＶＳ）。
  2. 前記Ｅｐｉ層の上表面と同一平面上にある上表面を有し、前記ボディ領域上部の上に配置される、前記ボディ領域のドーパント濃度よりも高いドーパント濃度を有する第１の導電型の上部半導体領域をさらに含み、
    前記上部半導体領域、前記ボディ領域、および前記Ｅｐｉ層、ならびに基板がバイポーラトランジスタを形成する、
    請求項１の組込型のＥＭＩフィルタ装置を備えるマルチチャネルＶＴＶＳ。
  3. 前記第１の導電型がＮ型から成り、前記第２の導電型がＰ型から成り、前記ボディ領域は前記Ｅｐｉ層に金属電極を介して短絡される、請求項２の組込型のＥＭＩフィルタ装置を備えるマルチチャネルＶＴＶＳ。
  4. 前記第１の導電型がＰ型から成り、前記第２の導電型がＮ型から成り、前記ボディ領域は前記上部半導体領域に金属電極を介して短絡される、請求項２の組込型のＥＭＩフィルタ装置を備えるマルチチャネルＶＴＶＳ。
  5. 前記Ｅｐｉ層へと開口されるトレンチをさらに含み、前記トレンチが第１の誘電体層によって画定される側壁と底部とを有する、
    請求項２の組込型のＥＭＩフィルタ装置を備えるマルチチャネルＶＴＶＳ。
  6. 前記トレンチが、前記Ｅｐｉ層を通して前記高濃度ドープされた基板へと開口される、
    請求項５の組込型のＥＭＩフィルタ装置を備えるマルチチャネルＶＴＶＳ。
  7. 前記トレンチがさらに、前記上部半導体領域と、前記ボディ領域とを通して開口される、
    請求項５の組込型のＥＭＩフィルタ装置を備えるマルチチャネルＶＴＶＳ。
  8. 前記トレンチがさらに導電材料で充填される、
    請求項４の組込型のＥＭＩフィルタ装置を備えるマルチチャネルＶＴＶＳ。
  9. 第３のチャネルの前記上部半導体領域に結合された接地電極と、をさらに含み、前記基板の底部は浮遊しており、それによって、前記マルチチャネルＶＴＶＳ装置が組込型のＥＭＩフィルタを備える対称性ＶＴＶＳとして機能する、
    請求項４の組込型のＥＭＩフィルタ装置を備えるマルチチャネルＶＴＶＳ。
  10. 前記Ｅｐｉ層へと開口されたトレンチをさらに含み、前記トレンチが第１の誘電体層によって画定される側壁と底部とを有し、前記第１の導電型がＰ型から成る、
    請求項１の組込型のＥＭＩフィルタ装置を備えるマルチチャネルＶＴＶＳ。
  11. 前記Ｅｐｉ層へと開口され、第１の誘電体層によって画定される側壁と底部とを有するトレンチと、
    第３のチャネルの前記上部半導体領域に結合された接地電極と、
    をさらに含み、
    前記基板の底部は浮遊しており、それによって、前記マルチチャネルＶＴＶＳ装置が組込型のＥＭＩフィルタを備える対称性ＶＴＶＳとして機能する、
    請求項１の組込型のＥＭＩフィルタ装置を備えるマルチチャネルＶＴＶＳ。
  12. 前記Ｅｐｉ層へと開口されたトレンチであって、前記トレンチに充填される導電材料を絶縁する第１の誘電体層によって画定される側壁と底部とを有する、前記トレンチ、をさらに含む、
    請求項１の組込型のＥＭＩフィルタ装置を備えるマルチチャネルＶＴＶＳ。
  13. 前記トレンチが、互いに絶縁された複数の導電層へと分割されている導電材料で充填され、
    前記トレンチ内の前記複数の導電層のそれぞれが、前記上部半導体領域もしくは前記基板の底部のどちらかに電気的に結合する、
    請求項１２の組込型のＥＭＩフィルタ装置を備えるマルチチャネルＶＴＶＳ。
  14. 前記絶縁された導電性領域が、らせん構造から成る抵抗として機能し、さらにインダクタとして機能する、
    請求項１の組込型のＥＭＩフィルタ装置を備えるマルチチャネルＶＴＶＳ。
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