JP7099027B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）等のトランジスタとＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ）やＳＢＤ（Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）等のダイオードとを備える半導体装置が広く用いられている。半導体装置において、トランジスタのゲートにおいて生じるゲート発振現象を防止するために、ゲートに抵抗素子を外付けする方法が知られている（例えば、特許文献１参照）。しかしながら、ゲートに接続された抵抗素子の抵抗値が増加すると、半導体装置のスイッチング損失が増大する。
［先行技術文献］
［特許文献］
［特許文献１］ 特開２００５－２２８８５１号公報
炭化シリコン（ＳｉＣ）基板に形成されたダイオードをＦＷＤとして用いた半導体装置において、温度上昇時においてもスイッチング損失の増加を抑制することが好ましい。
本発明の第１の態様においては、半導体装置を提供する。半導体装置は、トランジスタ素子を備えてよい。半導体装置は、ダイオード素子を備えてよい。ダイオード素子は、ＳｉＣ基板に形成されてよい。半導体装置は、抵抗素子を備えてよい。抵抗素子は、トランジスタ素子のゲートに電気的に接続されてよい。抵抗素子は、抵抗温度係数が±１５０×１０－６／Ｋ以内あってよい。
抵抗素子が、セラミック抵抗素子であってよい。セラミック抵抗素子は、セラミックを含む材料で形成された抵抗体を有してよい。
トランジスタ素子、ＳｉＣ基板に形成されたダイオード素子、およびセラミック抵抗素子は、回路基板の載置面に載置されてよい。セラミック抵抗素子は、第１電極を備えてよい。第１電極は、回路基板の載置面に載置されてよい。セラミック抵抗素子は、第２電極を備えてよい。第２電極は、回路基板とは逆側において第１電極と対向して配置されてよい。抵抗体は、第１電極と第２電極との間に設けられてよい。抵抗値は、第１電極と第２電極との間に電気的に接続されてよい。
第１電極と第２電極との間において、抵抗体の周囲にはセラミック絶縁体が設けられていてよい。
抵抗体と第１電極との間のセラミック絶縁体の厚みは、抵抗体と第２電極との間のセラミック絶縁体の厚みより大きくよい。
第２電極の厚みは、第１電極の厚みより大きくてよい。
第１電極の底面に対して直交方向から見た第１電極の輪郭は、丸みを帯びた角部を含んでよい。
回路基板の載置面には凹部が設けられてよい。セラミック抵抗素子は、凹部に載置されてよい。
抵抗体は、第１抵抗体、第２抵抗体、および第３抵抗体を少なくとも含んでよい。第２抵抗体および第３抵抗体は、第１抵抗体を挟むように配置されてよい。第１抵抗体、第２抵抗体、および第３抵抗体は、互いに長手方向の部分が対向するように配置されてよい。第１抵抗体の一端と、第２抵抗体の端部のうち第１抵抗体の一端に隣接する端部とが電気的に接続されてよい。第１抵抗体の一端と反対側の他端と、第３抵抗体の端部のうち第１抵抗体の他端と隣接する端部とが電気的に接続されてよい。第１抵抗体、第２抵抗体、および第３抵抗体は、互いに電気的に直列に接続されてよい。
第１抵抗体、第２抵抗体、および第３抵抗体は、第１電極と平行な面に沿って配置されてよい。
第１抵抗体、第２抵抗体、および第３抵抗体は、第１電極の上方において、第１電極に交わる方向にセラミック絶縁体を介して積層されてよい。セラミック絶縁体に設けられたビアを通して、第１抵抗体と第２抵抗体との間が電気的に接続されてよい。セラミック絶縁体に設けられたビアを通して、第１抵抗体と第３抵抗体との間が電気的に接続されてよい。
セラミック抵抗素子は、複数の抵抗体を含んでよい。セラミック抵抗素子は、複数の第２電極を含んでよい。第２電極は、複数のトランジスタにおける各ゲートに電気的に接続されるように互いに分離されてよい。複数の抵抗体は、一つの第１電極に共通に電気的に接続されてよい。複数の抵抗体は、互いに分離された第２電極にそれぞれ電気的に接続されてよい。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本発明の一実施形態の半導体装置１０の概略構成を示す図である。 半導体装置１０の回路構成の一例を示す図である。 半導体装置１０のゲート抵抗素子１００として用いられるセラミック抵抗素子の抵抗温度係数の一例を示す図である。 ゲート抵抗素子１００の概略構成を示す図である。 ゲート抵抗素子１００の一例の上面図である。 ゲート抵抗素子１００の一例の底面図である。 ゲート抵抗素子１００の一例の断面図である。 凹部を有する回路基板の一例を示す図である。 本実施形態の半導体装置１０と比較例の半導体装置との損失の比較を示す図である。 ゲート抵抗素子１００の変形例を示す平面図である。 ゲート抵抗素子１００の他の変形例を示す断面図である。 ゲート抵抗素子１００の他の変形例を示す断面図である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１は、本発明の一実施形態の半導体装置１０の概略構成を示す図である。図１では、半導体装置１０の構成のうち、一部を抜粋して模式的に示している。半導体装置１０は、半導体モジュールである。半導体装置１０は、トランジスタ素子２０、ダイオード素子３０を備える。トランジスタ素子２０は、Ｓｉ基板に形成されたトランジスタ素子２０である。トランジスタ素子２０は、ＩＧＢＴであってよい。
本例では、ダイオード素子３０は、ＳｉＣ基板に形成されたダイオード素子３０である。ダイオード素子３０は、ＳｉＣ基板に形成されたＳＢＤ（ＳｉＣ－ＳＢＤと称する）であってよい。本例では、ダイオード素子３０として、複数のダイオード素子３０ａから３０ｆが並列に接続されている。但し、半導体装置１０は、この場合に限られない。
以上のように、半導体装置１０は、トランジスタ素子２０とダイオード素子３０とが別種の半導体基板に形成されているハイブリッドモジュールである。特に、半導体装置１０は、ＳｉＣ－ＳＢＤが搭載されたＩＧＢＴハイブリッドモジュールであってよい。
半導体装置１０は、ゲート抵抗素子１００を備える。ゲート抵抗素子１００は、トランジスタ素子２０のゲートに電気的に接続されている抵抗素子である。ゲート抵抗素子１００は、トランジスタ２０のチップ外に設けられている。本例では、トランジスタ素子２０のゲートパッド２１とゲート抵抗素子１００のおもて面とがワイヤ６２によって電気的に接続されている。ワイヤ６２は、導電性材料で形成されてよい。
半導体装置１０は、回路基板５０を備えてよい。回路基板５０は、絶縁層のおもて面および裏面に金属層が設けられた積層基板であってよい。特に、回路基板５０のおもて面に設けられた金属層は、回路パターンを提供する回路層５１、５２、５３、５４を含んでよい。本例では、回路層５１、５２、５３が、回路基板５０の載置面を提供しており、回路基板５０の載置面に、トランジスタ素子２０、ダイオード素子３０、およびゲート抵抗素子１００が載置される。
本例では、トランジスタ素子２０ａと、トランジスタ素子２０ａに接続されるダイオード素子３０ａから３０ｆとが回路層５１に載置される。トランジスタ素子２０ａのコレクタとダイオード素子３０ａから３０ｆの各カソードとが回路層５１によって電気的に接続されてよい。トランジスタ素子２０ｂと、トランジスタ素子２０ｂに接続されるダイオード素子３０ａから３０ｆとが回路層５２に載置される。トランジスタ素子２０ｂのコレクタとダイオード素子３０ａから３０ｆの各カソードとが回路層５２によって電気的に接続されてよい。
複数のトランジスタ２０がある場合、複数のトランジスタ２０のゲートパッド２１に、それぞれゲート抵抗素子１００が接続されてよい。トランジスタ素子２０ａのゲートパッド２１に接続されるゲート抵抗素子１００ａと、別のトランジスタ素子２０ｂのゲートパッド２１に接続されるゲート抵抗素子１００ｂとが、同一の回路層５３に載置されてよい。複数のゲート抵抗素子１００ａ、１００ｂが隣接して設けられていてよい。
トランジスタ素子２０ａのエミッタとダイオード素子３０ａから３０ｆの各アノードとがワイヤ６４により電気的に接続されてよい。同様に、トランジスタ素子２０ｂのエミッタとダイオード素子３０ａから３０ｆの各アノードとがワイヤ６４により接続されてよい。トランジスタ素子２０ａおよびトランジスタ素子２０ｂの各エミッタと回路層５４とが、それぞれワイヤ６６を介して電気的に接続されてよい。但し、半導体装置１０における各素子の配置および数は、図１に示される場合に限られない。
図２は、半導体装置１０の回路構成の一例を示す図である。図２は、インバータ回路の例である。半導体装置１０は、トランジスタ素子２０と、ＦＷＤとして機能するダイオード素子３０とが逆並列接続された構成を少なくとも一組含んでよい。図２には、トランジスタ素子２０とダイオード素子３０とが６組含まれているが、一つの半導体装置１０内に、６組全てが含まれていなくてもよい。トランジスタ素子２０とダイオード素子３０と１組または２組含まれていてもよい。
トランジスタ素子２０とダイオード素子３０の６組のうち、３組がそれぞれ上アーム回路を構成し、残りの３組が下アーム回路を構成する。本例では、上アーム回路におけるトランジスタ素子２０のコレクタ同士が接続され、直流正電圧端子Ｐに対応する。下アーム回路におけるトランジスタのエミッタ同士が接続され、直流負電圧端子Ｎとなる。一つの上アーム回路と一つの下アーム回路との各接続点が、三相交流回路出力端子Ｕ端子、Ｖ端子、Ｗ端子に対応する。但し、半導体装置１０の回路構成は、インバータ回路に限定されない。
本実施形態の半導体装置１０と異なり、半導体装置が、ＩＧＢＴ等のトランジスタとＦＷＤ等のダイオードが共にＳｉ基板に形成されるシリコンモジュールの回路であれば、回路の内部抵抗は、負または０の抵抗温度係数（抵抗温度依存性）を有する。したがって、温度上昇に伴って内部抵抗が小さくなり、更に多くの電流が流れる場合がある。その結果、並列接続された複数のトランジスタ素子２０のうち、一部のトランジスタ素子２０に電流が集中して電流の不均衡が生じる場合がある。この電流の不均衡を防止するために、比較的大きな正の抵抗温度係数を有する抵抗素子をゲート抵抗として用いる構成が採用される。そのようなゲート抵抗を各トランジスタ素子２０の近傍に配置することにより、トランジスタ素子２０への電流集中が起きてもゲート抵抗値が大きくなり、電流集中を防ぐことができるからである。一例において、抵抗温度係数が７０００×１０－６／Ｋ程度の正の抵抗温度係数を示すＳｉ製抵抗素子がゲート抵抗として用いられる。抵抗温度係数は、１Ｋ（ケルビン）あたりの抵抗の変化率であり、ここでは、２５℃から１２５℃の温度範囲における平均的な抵抗の変化率である。例えば、２５℃におけるＳｉ製抵抗チップの抵抗値が１０Ωであるとき、１２５℃におけるＳｉ製抵抗チップは２０Ωとなる。シリコンモジュールの回路において、抵抗温度係数が±１５０×１０－６／Ｋの小さな抵抗温度係数を示すセラミック抵抗素子をゲート抵抗として用いると、ゲート発振現象は抑えられるものの、一部のトランジスタ素子２０に電流が集中して電流の不均衡が生じることがあった。
一方、本例のように、半導体装置１０が、ＳｉＣ－ＳＢＤが搭載されたＩＧＢＴハイブリッドモジュールの回路であれば、回路自体の内部抵抗の抵抗温度係数が正となる。この場合、温度上昇に伴って回路の内部抵抗は大きくなるので、一部の回路へ電流が集中する問題は、回路自体によって抑制されている。つまり、並列接続された複数のトランジスタ素子２０のうち、一部のトランジスタ素子２０に電流が集中して電流の不均衡が生じることがない。したがって、比較的大きな正の抵抗温度係数を有する抵抗素子をトランジスタ素子２０のゲートに接続する必要はない。
ゲート抵抗素子１００の抵抗値が大きくなると、半導体装置１０のスイッチングスピードが低下する。したがって、半導体装置１０のスイッチング損失が増大する。特に、Ｓｉ製抵抗チップをゲート抵抗素子として用いる場合には、半導体装置１０の温度が高くなるにつれて、ゲート抵抗素子の値が増大して、スイッチング損失が増大する。
本実施形態では、半導体装置１０として、ＳｉＣ－ＳＢＤが搭載されたＩＧＢＴハイブリッドモジュールを採用しつつ、抵抗温度係数が±１５０×１０－６／Ｋの範囲内であるゲート抵抗素子１００を用いる。したがって、ＳｉＣ－ＳＢＤが搭載されたＩＧＢＴハイブリッドモジュールを採用することによって、温度上昇に伴う一部の回路へ電流が集中する問題が解消されるとともに、温度上昇時におけるゲート抵抗素子１００の電気抵抗値の増加を抑制して、スイッチング損失の増大を抑制することができる。
ゲート発振現象は、ＩＧＢＴとＦＷＤの寄生容量、伝達特性、および外部のインダクタンス等に起因して発生する。ゲート発振現象を抑制するためには、共振点を実動作条件以外の領域にシフトする必要がある。飽和電流値を下げることによって共振点をシフトする場合には、ＩＧＢＴの性能が低下する。飽和電流値を下げることなく共振点を実動作条件以外の領域にシフトさせるために、ＩＧＢＴチップの外部にゲート抵抗を接続することが考えられる。共振回路において、抵抗が共振に対するダンピングする機能を発揮する。
図３は、半導体装置１０のゲート抵抗素子１００として用いられるセラミック抵抗素子の２５℃での抵抗値と抵抗温度係数との関係の一例を示す図である。図３では、２５℃から１２５℃までの高温領域の抵抗温度係数に加えて、－５５℃から２５℃までの低温領域の抵抗温度係数も示した。同じ構造のセラミック抵抗素子において、抵抗値が小さいほど抵抗温度係数は大きくなり、抵抗値が大きいほど抵抗温度係数は小さくなる。ゲート抵抗素子１００の値は、５Ω以上５０Ω以下であってよく、仕様によっては５Ω以上１０Ω以下であってよい。抵抗値が３０Ω以上５０Ω以下のゲート抵抗素子１００が使用される場合であっても、図３に示されるゲート抵抗素子１００の抵抗温度係数は、－１５０×１０－６／Ｋ以上、＋１５０×１０－６／Ｋ以下の範囲を満たす。抵抗値が５Ω以上１０Ω以下のゲート抵抗素子１００が使用される場合であれば、ゲート抵抗素子１００の抵抗温度係数は、－１５０×１０－６／Ｋ以上、＋１５０×１０－６／Ｋ以下の範囲であってよい。例えば、セラミック抵抗素子を用いる場合、２５℃におけるセラミック抵抗素子の抵抗値が１０Ωであるとき、１２５℃におけるＳｉ製抵抗チップは１０．１５Ω程度である。
特に、ＳｉＣ－ＳＢＤが搭載されたＩＧＢＴハイブリッドモジュールにおいては、２５℃以下の低温領域においてゲート発振が生じやすい。したがって、低温領域において、ゲート発振を防止可能な抵抗値を持つゲート抵抗素子１００が用いられる。なお、温度が上昇するにつれて抵抗値が低くなるように、抵抗温度係数が負となるゲート抵抗素子１００を用いてもよい。
図４は、ゲート抵抗素子１００の概略構成を示す図である。ゲート抵抗素子１００は、第１電極１１０、第２電極１２０、および抵抗体１３０を備える。第１電極１１０は、回路基板５０の載置面（ＸＹ平面）に載置される。第２電極１２０は、回路基板５０とは逆側において第１電極１１０と対向して配置される。第１電極１１０と第２電極１２０とは、Ｚ軸方向に離間して設けられる。
第１電極１１０および第２電極１２０は、金属等の導電性材料によって形成されてよい。例えば、第１電極１１０および第２電極１２０は銀（Ａｇ）で形成される。但し、第１電極１１０および第２電極１２０は、接合性の向上等のために、ガラス成分が含まれてよい。第１電極１１０および第２電極１２０は、表面にめっき層が形成されてよい。めっき層は、下地がニッケル（Ｎｉ）であり表面が金（Ａｕ）であってよい。第１電極１１０および第２電極１２０の厚みは、１０μｍ以上５０μｍ以下であってよく、例えば、２０μｍである。
第２電極１２０は、ワイヤ６２によってトランジスタ素子２０のゲートとの間で電気的に接続されてよい。ワイヤ６２は、第２電極１２０の上面にボンディングされてよい。各部材において、回路基板５０に近い側の面を底面といい、底面と反対側の面を上面と称する。
抵抗体１３０は、第１電極１１０と第２電極１２０との間に設けられている。本例では、抵抗体１３０は、Ｚ軸方向において、第１電極１１０と第２電極１２０との間に設けられている。抵抗体１３０は、第１電極１１０と第２電極１２０との間に電気的に接続されている。例えば、抵抗体１３０の一端が、導電性ビア１４４に電気的に接触する一方、抵抗体１３０の他端が、導電性ビア１４５に電気的に接触する。導電性ビア１４４は、第１電極１１０に電気的に接続される。導電性ビア１４５は、第２電極１２０に電気的に接続される。
抵抗体１３０は、セラミックを含む材料で形成される。ゲート抵抗素子１００は、セラミックを含む材料で形成された抵抗体１３０を有するセラミック抵抗素子である。抵抗体１３０は、例えば、酸化ルテニウム（ＲｕＯ２）、およびＲｕＯ２－ガラス複合体等の酸化物で形成される。抵抗体１３０は、銀パラジウム合金、クロム－シリコン合金、およびニッケル－クロム合金等の合金を含んでよい。導電性ビア１４４、１４５は、銀等の導電性材料で形成されてよい。
抵抗体１３０の抵抗温度係数が±１５０×１０－６／Ｋ以内となるように抵抗体１３０がセラミック含有材料で形成されることで、温度が上昇してもゲート抵抗素子１００の抵抗の増加が抑制される。したがって、温度が上昇しても、スイッチング損失の増大が抑制される。但し、ゲート抵抗素子１００としては、抵抗温度係数が±１５０×１０－６／Ｋ以内であればよく、セラミック抵抗素子に限定されない。
第１電極１１０と第２電極１２０との間において、抵抗体１３０の周囲にはセラミック絶縁体１５０が設けられている。セラミック絶縁体１５０は、セラミック抵抗素子の基体である。セラミック絶縁体１５０は、例えば、アルミナ、ガラス－アルミナ複合体等のセラミック材料で形成される。セラミック絶縁体１５０の熱伝導率は、２０Ｗ／ｍＫ以下であってよい。このようにセラミック抵抗素子の基体の熱伝導率がＳｉに比べて低い場合には、Ｓｉ製抵抗チップに比べて、セラミック抵抗素子は熱を伝えづらい。したがって、ＩＧＢＴ等トランジスタ素子２０で発生した熱が抵抗体１３０に伝わりにくくなるため、温度の影響を軽減することができる。
図５は、ゲート抵抗素子１００の一例の上面図である。図６は、ゲート抵抗素子１００の一例の底面図である。図６に示されるように、第１電極１１０の底面に対して直交方向から見た第１電極１１０の輪郭は、複数の直線部１１２と、隣接する直線部１１２間を円滑に繋ぐ角部１１４とを備えている。本例では、第１電極１１０の輪郭は、４つの直線部１１２および４つの角部１１４を備えている。角部１１４は、丸みを帯びてよい。言い換えれば、角部１１４は、ゲート抵抗素子１００の外縁方向へ凸の形状を呈する曲線であってよい。一方、図５に示されるとおり、第２電極１２０の上面に対して直交方向から見た第１電極１１０の輪郭は、丸みを帯びた角部を有していなくてよい。これにより、ゲート抵抗素子１００の裏面とおもて面を区別することが容易となる。
第１電極１１０は、回路基板の載置面である回路層に、はんだ接合される。はんだ接合においては、第１電極１１０の角部に応力が集中する。したがって、第１電極のそれぞれの角部１１４が丸みを帯びるように構成されることによって、応力が緩和される。これによりゲート抵抗素子１００およびはんだ層が破損することを未然に防止することができる。また、図６に示されるように、導電性ビア１４５および導電性ビア１４４は、第１電極１１０の中心よりも角部１１４に近い位置に設けられてよい。
図７は、ゲート抵抗素子１００の一例の断面図である。図７は、図６のＡ－Ａ´線に沿った断面図である。ゲート抵抗素子１００は、回路基板５０の載置面５６上に、はんだ層５７を介して接合されてよい。抵抗体１３０と第１電極１１０との間のセラミック絶縁体１５０の厚みＤ１は、抵抗体１３０と第２電極１２０との間のセラミック絶縁体１５０の厚みＤ２より大きい。厚みＤ１より厚みＤ２を大きくすることによって、ＩＧＢＴ等のトランジスタ素子２０で発生した熱が抵抗体１３０に伝わりにくくなる。これにより、抵抗体１３０の抵抗値に対する温度の影響を軽減することができる。
図７に示されるように、第２電極１２０の厚みＴ２は、第１電極１１０の厚みＴ１より大きい。第２電極１２０は、セラミック抵抗素子の基体であるセラミック絶縁体１５０との接合強度の向上のためにガラス成分を含有する。第２電極１２０の厚みＴ２をＴ１より厚くすることによって、第２電極１２０に含まれるガラス成分の総量も増えるため、第２電極１２０とセラミック絶縁体１５０との接合強度が高まる。したがって、ワイヤ６２等がボンディングされて力が加わりやすい第２電極１２０の接合性を強化することができる。
本例の、ゲート抵抗素子１００は、１ｍｍ角以上、５ｍｍ角以下であってよい。例えばゲート抵抗素子１００は、２ｍｍ角である。そして、ゲート抵抗素子１００の底面側には第１電極１１０が配置され、上面には第２電極１２０が配置される。したがって、第１電極１１０と回路基板５０との間のはんだ接合を実行しやすくなるとともに、第２電極１２０の上面へのワイヤ６２のボンディングを実行しやすい。
ゲート抵抗素子１００は、第１電極１１０の底面と第２電極１２０の上面との間の厚みが、ＩＧＢＴのトランジスタ素子２０のチップの厚みおよびＳｉＣ－ＳＢＤであるダイオード素子３０のチップの厚みに比べて大きい。例えば、ゲート抵抗素子１００の厚みは５００μｍ以上８００μｍ以下である。したがって、３００μｍ以上４００μｍ以下程度のダイオード素子３０のチップの厚み、および１００μｍ以上２００μｍ以下程度のトランジスタ素子２０のチップの厚みより大きい。
はんだ接合する場合に、ＩＧＢＴ、ＳｉＣ－ＳＢＤ、およびゲート抵抗素子の各チップの上面を押圧してよい。各チップの上面を押圧するための治具の長さが各チップの厚みに応じて異なるようにすることで、各チップの厚みの違いを吸収して、各チップが傾くことなく同時に、はんだ接合することができる。但し、回路基板５０によって、各チップの厚みの違いを吸収してもよい。
図８は、凹部を有する回路基板の一例を示す図である。回路基板５０は、トランジスタ素子２０、ダイオード素子３０、ゲート抵抗素子１００の厚みを吸収するために、載置面５６に凹部５８および凹部５９が設けられていてよい。凹部５８は、凹部の深さが凹部５９に比べて大きい。セラミック抵抗素子であるゲート抵抗素子１００は、凹部５８に載置される。ダイオード素子３０のチップは凹部５９に載置されてよい。トランジスタ素子２０のチップは、凹部が設けられていない載置面５６に載置されてよい。このように回路基板５０に凹部５８および凹部５９を設けることによっても、各チップの上面の位置を予め定められた範囲内に収めることができる。したがって、各チップが傾くことなく同時に、はんだ接合することができる。
図９は、本実施形態の半導体装置１０と比較例の半導体装置とにおける力行運転時の損失の比較を示す図である。図９には、半導体装置１０のジャンクション温度とケース温度との温度差ΔＴｊｃについても表示する。
図９に示される本実施形態の半導体装置１０と、比較例の半導体装置は、共に、ＳｉＣ－ＳＢＤとＳｉ製ＩＧＢＴとを搭載したハイブリッドモジュールである。但し、本実施形態の半導体装置１０は、ゲート抵抗素子１００として、図３に示す特性を有するセラミック抵抗素子を用いている。一方、比較例の半導体装置は、ゲート抵抗素子１００としてＳｉ製抵抗チップを用いている。本実施形態の半導体装置１０を用いて図２に示したようなインバータ装置を構成して力行運転を実行した。同様に比較例の半導体装置を用いてインバータ装置を構成して力行運転を実行した。
図９に示されるように、本実施形態における半導体装置１０における力行運転時の損失は、１６９５（Ｗ）であり、比較例における半導体疎装置における力行運転時の損失は、２１０１（Ｗ）であった。したがって、本実施形態における半導体装置１０によれば、Ｓｉ半導体で形成された抵抗体を用いた、ＳｉＣ－ＳＢＤを搭載したＳｉのＩＧＢＴハイブリッドモジュールに対して、力行運転時の損失が約２０％低減可能であった。
半導体装置１０における損失は、ＩＧＢＴの導通損失（Ｅｓａｔ）、ＩＧＢＴのターンオン損失（Ｅｏｎ）、ＩＧＢＴのターンオフ損失（Ｅｏｆｆ）、ＦＷＤの導通損失（Ｅｆ）、ＦＷＤの逆回復損失（Ｅｒｒ）の５つに大別される。比較例に比べて、本実施形態の半導体装置１０は、ＩＧＢＴのターンオン損失（Ｅｏｎ）を軽減することが示された。
図１０は、ゲート抵抗素子１００の変形例を示す平面図である。実際のゲート抵抗素子１００においては、第２電極１２０およびセラミック絶縁体１５０が存在するので、上面方向からは、抵抗体１３０を見ることはできない。しかしながら、図１０では、説明の便宜上、上面方向から見た抵抗体１３０の構造について示している。
図１０に示される変形例においては、抵抗体１３０は、第１抵抗体１３２、第２抵抗体１３３、および第３抵抗体１３４を少なくとも有する。第２抵抗体１３３および第３抵抗体１３４は、第１抵抗体１３２を挟むように配置されている。第１抵抗体１３２、第２抵抗体１３３、および第３抵抗体１３４は、互いに長手方向の部分が対向するように配置されている。本例では、第１抵抗体１３２、第２抵抗体１３３、および第３抵抗体１３４は、Ｙ軸方向に延びており、Ｙ軸方向が長手方向である。第１抵抗体１３２、第２抵抗体１３３、および第３抵抗体１３４は、Ｘ軸方向に間隔をあけて対向している。本例では、第１抵抗体１３２、第２抵抗体１３３、および第３抵抗体１３４は、第１電極１１０と平行な面（ＸＹ平面）に沿って配置されている。
第１抵抗体１３２の一端（本例では－Ｙ軸方向の端部）と、第２抵抗体１３３の端部のうち第１抵抗体１３２の一端に隣接する端部とが接続部１４６によって電気的に接続されている。第１抵抗体１３２の一端と反対側の他端（本例では＋Ｙ方向の端部）と、第３抵抗体１３４の端部のうち第１抵抗体１３２の他端と隣接する端部とが別の接続部１４６によって電気的に接続されている。
本例では、抵抗体１３０は、第４抵抗体１３５および第５抵抗体１３６を含んでいる。第４抵抗体１３５も、－Ｙ軸方向の端部において第３抵抗体１３４の端部と接続部１４６によって接続されており、第５抵抗体１３６も、＋Ｙ軸方向の端部において第４抵抗体１３５の端部と接続部１４６によって接続されている。第１抵抗体１３２、第２抵抗体１３３、および第３抵抗体１３４は、少なくとも、互いに電気的に直列に接続されている。本例では、第１抵抗体１３２から第５抵抗体１３６が電気的に直列に接続される。電気的に直列に接続された抵抗体群の一端は、導電性ビア１４４に接続されてよく、他端は、導電性ビア１４５に接続されてよい。
接続部１４６は、導電性材料で形成されてよい。例えば、接続部１４６は、銀のような金属で形成される。図１０に示される変形例のゲート抵抗素子１００によれば、抵抗値が１０Ω程度の場合と同じ酸化ルテニウム（ＲｕＯ２）および銀パラジウム合金を含む材料により、２０Ω以上６０Ω以下の抵抗値を持つゲート抵抗素子１００を実現することができる。
図１１は、ゲート抵抗素子１００の他の変形例を示す断面図である。上述した図１０においては、第１電極１１０に平行なＸＹ平面に沿って複数の抵抗体をジグザグに配置した。しかしながら、ゲート抵抗素子１００は、この場合に限られない。図１１に示されるように、第１抵抗体１３２、第２抵抗体１３３、および第３抵抗体１３４は、第１電極１１０の上方において、第１電極１１０に交わる方向（Ｚ軸方向）にセラミック絶縁体１５０を介して積層されてよい。
セラミック絶縁体１５０に設けられたビア１４７を通して、第１抵抗体１３２と第２抵抗体１３３との間が電気的に接続される。セラミック絶縁体１５０に設けられたビア１４８を通して、第１抵抗体１３２と第３抵抗体１３４との間が電気的に接続される。図１１に示される変形例によっても、図１０に示される構成と同様の効果を実現できる。ＸＹ平面における設置面積を小さくすることができる。
図１２は、ゲート抵抗素子１００の他の変形例を示す断面図である。図１２は、一つのセラミック抵抗素子の基体において、２つのゲート抵抗素子１００ａ、１００ｂの要素が設けられている。
本例のゲート抵抗素子１００は、複数の抵抗体１３０ａ、１３０ｂを含んでいる。ゲート抵抗素子１００は、複数の第２電極１２０ａ、１２０ｂを含んでいる。第２電極１２０ａは、例えば、図１におけるトランジスタ素子２０ａのゲートパッド２１に電気的に接続される。第２電極１２０ｂは、例えば、図１におけるトランジスタ素子２０ｂのゲートパッド２１に電気的に接続される。複数の第２電極１２０ａ、１２０ｂは、複数のトランジスタ素子２０における各ゲートに電気的に接続されるように互いに分離されている。
複数の抵抗体１３０ａ、１３０ｂのそれぞれの一端は、一つの第１電極１１０に共通に電気的に接続される。具体的には、抵抗体１３０ａの一端は、導電性ビア１４４ａを介して第１電極１１０に電気的に接続される。抵抗体１３０ｂの一端は、導電性ビア１４４ｂを介して第１電極１１０に電気的に接続される。
複数の抵抗体１３０ａ、１３０ｂのそれぞれの他端は、互いに分離された第２電極１２０ａ、１２０ｂにそれぞれ電気的に接続されている。抵抗体１３０ａの他端は、導電性ビア１４５ａを介して第２電極１２０ａに電気的に接続される。抵抗体１３０ｂの他端は、導電性ビア１４５ｂを介して第２電極１２０ｂに電気的に接続される。
図１２に示されるゲート抵抗素子１００を半導体装置１０に設けることによって、ゲート抵抗素子１００の第１電極１１０の面積を、個別に設けた場合に比べて大きくすることができる。したがって、第１電極１１０を回路基板５０の載置面５６に、はんだ接合する場合に接合面積が大きくなり、接合強度を高めることができる。なお、図１２では、１つのゲート抵抗素子１００に、２つのゲート抵抗素子１００ａ、１００ｂの要素が設けられている場合が示されているが、３つ以上のゲート抵抗素子の要素を設けてもよい。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
１０・・半導体装置、２０・・トランジスタ素子、２１・・ゲートパッド、３０・・ダイオード素子、５０・・回路基板、５１・・回路層、５２・・回路層、５３・・回路層、５４・・回路層、５６・・載置面、５７・・層、５８・・凹部、５９・・凹部、６２・・ワイヤ、６４・・ワイヤ、６６・・ワイヤ、１００・・ゲート抵抗素子、１１０・・第１電極、１１２・・直線部、１１４・・角部、１２０・・第２電極、１３０・・抵抗体、１３２・・第１抵抗体、１３３・・第２抵抗体、１３４・・第３抵抗体、１３５・・第４抵抗体、１３６・・第５抵抗体、１４４・・導電性ビア、１４５・・導電性ビア、１４６・・接続部、１４７・・ビア、１４８・・ビア、１５０・・セラミック絶縁体

Claims (12)

  1. トランジスタ素子と、
    ＳｉＣ基板に形成され、前記トランジスタ素子と逆並列接続されたダイオード素子と、
    前記トランジスタ素子のゲートに電気的に接続されており、抵抗温度係数が±１５０×１０－６／Ｋ以内である抵抗素子と、を備える
    半導体装置。
  2. 前記抵抗素子が、セラミックを含む材料で形成された抵抗体を有するセラミック抵抗素子である
    請求項１に記載の半導体装置。
  3. 前記トランジスタ素子、前記ＳｉＣ基板に形成された前記ダイオード素子、および前記セラミック抵抗素子は、回路基板の載置面に載置されており、
    前記セラミック抵抗素子は、
    前記回路基板の前記載置面に載置される第１電極と、
    前記回路基板とは逆側において前記第１電極と対向して配置されている第２電極と、を備えており、
    前記抵抗体は、前記第１電極と前記第２電極との間に設けられており、前記第１電極と前記第２電極との間に電気的に接続されており、
    前記トランジスタ素子の前記ゲートと前記第２電極とがワイヤによって電気的に接続されている
    請求項２に記載の半導体装置。
  4. 前記第１電極と前記第２電極との間において、前記抵抗体の周囲にはセラミック絶縁体が設けられている
    請求項３に記載の半導体装置。
  5. 前記抵抗体と前記第１電極との間の前記セラミック絶縁体の厚みは、前記抵抗体と前記第２電極との間の前記セラミック絶縁体の厚みより大きい
    請求項４に記載の半導体装置。
  6. 前記第２電極の厚みは、前記第１電極の厚みより大きい
    請求項３から５の何れか一項に記載の半導体装置。
  7. 前記第１電極の底面に対して直交方向から見た前記第１電極の輪郭は、丸みを帯びた角部を含んでいる
    請求項３から６の何れか一項に記載の半導体装置。
  8. 前記回路基板の前記載置面には凹部が設けられており、
    前記セラミック抵抗素子は、前記凹部に載置される
    請求項３から７の何れか一項に記載の半導体装置。
  9. 前記抵抗体は、第１抵抗体と、前記第１抵抗体を挟むように配置された第２抵抗体および第３抵抗体とを少なくとも含み、
    前記第１抵抗体、前記第２抵抗体、および前記第３抵抗体は、互いに長手方向の部分が対向するように配置されており、
    前記第１抵抗体の一端と、前記第２抵抗体の端部のうち前記第１抵抗体の前記一端に隣接する端部とが電気的に接続されており、
    前記第１抵抗体の前記一端と反対側の他端と、前記第３抵抗体の端部のうち前記第１抵抗体の前記他端と隣接する端部とが電気的に接続されており、
    前記第１抵抗体、前記第２抵抗体、および前記第３抵抗体は、互いに電気的に直列に接続されている
    請求項３から８の何れか一項に記載の半導体装置。
  10. 前記第１抵抗体、前記第２抵抗体、および前記第３抵抗体は、前記第１電極と平行な面に沿って配置されている
    請求項９に記載の半導体装置。
  11. 前記第１抵抗体、前記第２抵抗体、および前記第３抵抗体は、前記第１電極の上方において、前記第１電極に交わる方向にセラミック絶縁体を介して積層されており、
    前記セラミック絶縁体に設けられたビアを通して、前記第１抵抗体と前記第２抵抗体との間、および前記第１抵抗体と前記第３抵抗体との間が電気的に接続されている
    請求項９に記載の半導体装置。
  12. 前記セラミック抵抗素子は、
    複数の抵抗体と、
    複数のトランジスタにおける各ゲートに電気的に接続されるように互いに分離された複数の第２電極を含んでおり、
    複数の抵抗体は、一つの前記第１電極に共通に電気的に接続され、
    複数の抵抗体は、互いに分離された前記第２電極にそれぞれ電気的に接続されている
    請求項３から１１の何れか一項に記載の半導体装置。
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