CN1157776C - 形成双极与cmos兼容组件时形成电容器的方法及其装置 - Google Patents

Abstract

本发明为一种在形成BiCMOS组件时利用其制造过程同时形成电容器的制造方法及其装置，因此避免额外制造步骤，并节省制作所需的成本。此外，本发明是将一形成于晶体外延层中的离子掺杂区作为电容器的一电极板，因而减少介电层的厚度，进而增加单位面积上的电容值。

Description

形成双极与CMOS兼容组件时形成电容器的方法及其装置

本发明是关于一种半导体集成电路，特别是关于一种在形成双极与CMOS兼容(以下称BiCMOS)制造过程的组件时，同时形成电容器的制造方法及其装置。

近年来，在半导体集成电路的设计上，电容器的设置日趋重要，且已成为无可替代的电路组件。举例而言，目前各种电容器结构已被大量应用在内存(memory)和特殊应用集成电路(applicationspecific integrated circuit，ASICs)方面，如用于动态随机存取内存(DRAM)的叠层式电容，或者用于混合式逻辑/模拟电路(mix-logic/analog circuit)的多晶硅/多晶硅电极板电容结构。

在此，请参看图1，所示是为一般传统的混合式逻辑/模拟电路(mix-logic/analog circuit)的多晶硅/多晶硅电极板电容结构；依据第1图，其以BiCMOS组件为例，是于P型的硅基板10上，利用多数个场氧化层(field oxide)FOX以隔离出组件的有源区域；并利用传统的晶体管制造过程，形成有双阱的CMOS晶体管区11，其包括一NMOS晶体管110与PMOS晶体管111，是于形成二阱区N-Well、P-Well之后，先形成一栅电极构造G，再分别重掺杂入离子以于二阱区中以形成源/漏极S/D；在BiCMOS组件区11之侧则形成有一NPN双极晶体管12，其构造包括一集电极掺杂区120、一基极掺杂区121、一基极接触区123、一发射极掺杂区122、及一发射极接触区124；而传统的多晶硅-多晶硅电容器构造13，是依序于该硅基板10表面形成一下电极板，亦即多晶硅层131、一多晶硅化金属层132，用以降低阻值及增加欧姆接触、一介电层，例如二氧化硅层133、以及一上电极板，亦即多晶硅层134；其中，为使前述的下电极板，亦即多晶硅层131具有导电性，其能使用含磷的掺值源，如以液态氧氯化磷(POCl₃)进行扩散(diffusion)、离子注入法(ion implantation)注入砷或磷离子，或使用原位掺杂(in-situ doped method)形成经掺杂N型离子的导电层。

如上所述的电容器的基本构造是由隔着一绝缘物质的两导电层表面(即电极板)所构成，而电容器储存电荷的能力是由三种物理特性所决定，亦即(1)绝缘物质的厚度；(2)电极板的表面积；及(3)绝缘物质与电极板的电子或机械性质。然而，以前述传统的多晶硅-多晶硅电容器构造而言，由于为了避免耗尽现象(depletion issue)的产生，在其下电极板的多晶硅层中是重掺杂入离子；这会加厚后续成长的介电层(亦即氧化层)厚度，因此每单位面积的电容值减小(因为C＝ε/d)，而降低电容值，更进一步影响组件的特性(performance)。

此外，为了成长两层的多晶硅层，在制造过程步骤上必须增加额外的步骤以完成之，这不但花费制作所需的时间，更增加了制造的成本。

有鉴于此，本发明的目的在于提供一种形成双极与CMOS兼容组件时形成电容器的方法及其装置，该方法及其装置在形成BiCMOS组件时，利用其制造过程同时形成电容器的制造方法，其具有薄的介电质，且不需额外增加制造过程步骤就可完成。

本发明的另一个目的在于提供一种形成双极与CMOS兼容组件时形成电容器的方法及其装置，该方法及其装置将晶体外延层中的掺杂区作为电容器的一个电极板的装置，其可在节省制造时间与成本的前提下形成一品质较好且单位面积的电容量较高的电容器。

本发明的目的可以通过以下措施来达到：

一种形成双极与CMOS兼容组件时形成电容器的方法，适用于一半导体基板上，包括下列步骤：

于该半导体基板中形成一第一掩埋区与第二掩埋区；

形成一层晶体外延层于该半导体基板上；

于该晶体外延层中分别形成一第一阱区、一集电极掺杂区、一第二阱区、及一第三阱区，且该第二阱区与该第三阱区分别掺有第一导电性离子与第二导电性离子，并且该第一阱区及该集电极掺杂区是分别与该第一、第二掩埋区接触；

形成一氧化层使全部覆盖于该第一阱区，并部分覆盖于该第二、与第三阱区之上；

于该第一阱区与该集电极掺杂区间的该晶体外延层中形成一基极掺杂区；

形成一导电层使全部覆盖于该第一阱区，并部分覆盖于该第二、第三阱区的氧化层、与该基极掺杂区之上；

于该基极掺杂区中形成一基极接触区，并分别于该第二与第三阱区中形成第二导电性离子与第一导电性离子的重掺杂区；以及

于该基极掺杂区中形成一发射极掺杂区。

一种形成双极与CMOS兼容组件时形成电容器的装置，是适用于一半导体基板上，其特征是：包括：

一第一掩埋区与一第二掩埋区是设置于该半导体基板中；

一晶体外延层，是位于该半导体基板上；

一双极结式晶体管，是设置于该晶体外延层中，其具有一集电极掺杂区；

一CMOS晶体管，其分别具有一栅极导电层与一栅极氧化层；

一第一阱区，一第二阱区，及一第三阱区，是设置于该晶体外延层中，且该第一阱区及该集电极掺杂区是分别与该第一、第二掩埋区接触，其中该第一阱区是作为一电容器的下电极板；

一氧化层，全部覆盖于该第一阱区，并部分覆盖于该第二、与第三阱区之上；以及

一导电层，是位于该氧化层上，该阱区是与双极结式晶体管的集电极掺杂区一同形成，且该氧化层是与CMOS晶体管的栅极氧化层一同形成，以及该导电层是与CMOS晶体管的栅极导电层一同形成。

为了达到本发明的一个目的，是提供一种与BiCMOS组件一同形成电容器的制造方法，适用于一半导体基板上，包括下列步骤：首先于半导体基板中形成一第一掩埋区与第二掩埋区，接着于该半导体基板上形成一层晶体外延层。接着，于该晶体外延层中分别形成三个阱区与一集电极掺杂区，其中，有二个阱区是用以形成BiCMOS组件中的MOS组件，另一阱区则用以作为电容器的下电极板，且此集电极掺杂区与电容器的下电极板是分别与前述的掩埋区接触。之后，分别于上述的三阱区表面分别形成氧化层以作为MOS组件的栅氧化层与电容器的介电质层，并于集电极掺杂区侧形成一基极掺杂区。接着于上述三阱区与基极掺杂区表面分别形成多晶硅的栅电极与电容器的上电极板以及基极掺杂区的基极接触区，并于上述的栅电极与基极接触区两侧下方形成离子的重掺杂区以作为MOS组件的源/漏极与基极的接触区，再于该基极掺杂区中形成一发射极掺杂区。

在此应注意的是，本发明相比现有技术具有的优点表现为由于本发明的介电层是直接在该晶体外延层表面进行氧化作用而产生，利用调整阱区中离子掺杂浓度，因此可以控制该层介电层的厚度使其较薄，而能增加电容器的电容值。除此之外，本发明是为于制造BiCMOS组件时同时形成的电容器，其并不需增加任何制造过程步骤就可达到相同甚至更佳品质的电容器，节省时间。

而如上述的组件中，若要与其它组件做电性接触，则尚须下列步骤：于包含所有组件的晶体外延层表面形成一绝缘层，如BPSG层，接着于该绝缘层中形成多数个开口以露出该多晶硅层、源/漏极、离子重掺杂区、与接触区表面。再于上述的开口中形成导电栓，以与其它的组件做电性接触。

为了达到本发明的另一个目的，是提供一种在形成BiCMOS组件时，利用其制造过程同时形成电容器的装置，其将晶体外延层中的掺杂区作为电容器的一个电极板，包括：一半导体基板，且其中具有一掩埋层。以及一晶体外延层，是位于该半导体基板上。而在该晶体外延层中则设置有一阱区，并与掩埋层做电性接触，且此装置即用以形成电容器的下电极板。此外，尚包括一氧化层，是位于该阱区上，以作为电容器的介电质，且在该氧化层的上方则形成一多晶硅层用以作为电容器的上电极板。以及一BiCMOS组件，是设置于该晶体外延层中。

在此请注意，本发明的优点还可以表现为本发明是以一设置于晶体外延层中的掺杂区作为电容器的下电极板，它不但减少一层多晶硅的形成，并且，因其随着BiCMOS制造过程的进行而没有增加任何制造过程步骤，也可说是减少制作时间及双重成本。

为让本发明的上述目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并结合附图，作详细说明如下：

附图的简要说明

图1为现有的传统混合式逻辑/模拟电路的多晶硅/多晶硅电极板电容与BiCMOS组件的结构剖面图；以及

图2A~2K显示依据本发明的在形成BiCMOS组件时利用其制造过程同时形成电容器的制造流程剖面图。

图号说明

10硅基板           11BiCMOS组件

110NMOS晶体管      111PMOS晶体管

12NPN双极结式晶体管

120集电极掺杂区    121基极掺杂区

122发射极掺杂区    123基极接触区

124发射极接触区    13多晶硅/多晶硅电容器

131多晶硅层        132多晶硅化金属层

133二氧化硅层      134多晶硅层

20硅基板

201、202、203、204掩埋区

21晶体外延层

210、211、213、214阱区

212集电极掺杂区

215基极掺杂区      216基极接触区

217、218源/漏极    219发射极掺杂区

22a、22b、22c二氧化硅层

23a、23b、23c、23d多晶硅层

24MOS组件          25双极结式晶体管组件

26电容器           27BiCMOS组件

28BPSG层           28a~28k开口

29a~29k导电栓      FOX场氧化层

实施例

在此，请参看第图2A~2K所示的流程剖面图，以更具体地了解依据本发明的在形成BiCMOS组件时，利用其制造过程同时形成电容器的制造方法及其装置的较佳实施例。

请参考图2A，是提供一半导体基板，例如是硅基板20，且在此半导体基板内分别形成一第一掩埋区与第二掩埋区，例如，采用能量约为50KeV，流量密度约1E15(atoms/cm²)的砷离子与硼离子来施行离子注入而于硅基板20中形成一N⁺与P⁺扩散区，以做为一N型掩埋区201、N型掩埋区202、N型掩埋区203、与P型掩埋区204。

接下来，要形成一层晶体外延层于该半导体基板上；在此，请参考图2B，是于上述的掩埋区201、202、203、与204以及硅基板20的上形成一晶体外延层，例如是一轻掺杂的N型晶体外延层21(其浓度约在10^11~10¹⁵atoms/cm³之间)。

之后，要进行的步骤是为于该晶体外延层中分别形成一第一阱区、一集电极掺杂区、一第二阱区、及一第三阱区，且该第二阱区与该第三阱区分别掺有第一导电性离子与第二导电性离子，并且该第一阱区及该集电极掺杂区是分别与该第一、第二掩埋区接触；例如，如图2C所示，先分别于掩埋区201、204表面上方的晶体外延层21中掺杂P型离子，如硼离子，以形成P型阱区210、214；之后，再于掩埋区202、203表面上方的晶体外延层21中掺杂N型离子，如砷离子，以形成N型阱区212、213；其中，N型阱区212是用以作为此双极结式晶体管组件25的集电极掺杂区212。然后，于该P型阱区210中重掺杂入N型离子，使原先P型阱区210的电性反转成N型阱区211，其掺杂离子的浓度约在10^15~10¹⁶atoms/cm³之间，以使之作为电容器26的下电极板，如第2C图所示。

接下来，请参看图2D，是以局部氧化方式(LOCOS)于该晶体外延层21表面形成数个场氧化层(field oxide)FOX，以作为各组件隔离之用。之后，要进行的步骤是为形成一氧化层使全部覆盖于该第一阱区，并部分覆盖于该第二、与第三阱区之上；例如，依据图2E，以热氧化法(thermal oxidation)于该晶体外延层21表面形成一二氧化硅层(未标示于图中)，接着，利用光蚀刻法(photoli thography)与蚀刻技术(etching)，定义该氧化层的图案，以在阱区211上的该晶体外延层21表面形成一层二氧化硅层使覆盖该阱区(亦即电容器的下电极板)211以作为此电容器26的介电质22a，并分别于阱区213与214的表面形成该MOS组件24的栅氧化层(gate oxide)22b与22c。其中，上述的二氧化硅层22a、22b、与22c的厚度约在100~150之间。

紧接着，要进行于该第一阱区与该集电极掺杂区间的该晶体外延层中形成一基极掺杂区的步骤；例如，请参考图2F，是掺杂一P型离子，例如是硼离子，于该场氧化层FOX间的晶体外延层21内以形成一范围较集电极掺杂区212要小的基极掺杂区215。

之后，要形成一导电层使全部覆盖于该第一阱区，并部分覆盖于该第二、第三阱区的氧化层、与该基极掺杂区之上；例如，请参考图2G，是以化学气相沉积法(CVD)形成一导电层，如多晶硅层(未标示于图中)使全面性覆盖该晶体外延层21，之后并以光刻法与蚀刻制造过程，定义该多晶硅层的图案，以分别于该二氧化硅层22a(亦即电容器26的介电层)、该基极掺杂区215、与该二氧化硅层22b、22c的表面形成一多晶硅层23a，其用以作为电容器26的上电极板、多晶硅层23b，用以作为后续将要形成的双极结式晶体管组件25的发射极掺杂区的接触电极、以及多晶硅层23c与23d，是作为MOS组件24的栅电极。

接下来，要进行掺杂的工作，亦即于该基极掺杂区中形成一基极接触区，并分别于该第二与第三阱区中形成第二导电性离子与第一导电性离子的重掺杂区；在此，请参看第2H图，分别注入P型离子，例如是硼离子至接触电极23b两侧下方的基极掺杂区中、与栅电极23c两侧下方的晶体外延层21中以形成P型离子重掺杂区以作为双极结式晶体管组件25的基极接触区216与MOS组件24中的一对源/漏极区217；并且，注入N型离子，例如是砷离子至栅电极23d两侧下方的晶体外延层21中，以形成N型离子重掺杂区而作为MOS组件24中的另一对源/漏极218。然后注入离子至电容器26的上电极板23a、双极结式晶体管组件25的接触电极23b、以及MOS组件24的栅电极23c与23d使其具有导电性。然而为了避免介电层22a受到破坏，可利用同步掺杂(in-situ doped implantation)，以形成掺有N型离子的上电极板23a。

然后，请参考第2I图，是于该基极掺杂区中形成一发射极掺杂区219，至此而完成一BiCMOS组件27与一电容器26的制造。在此请注意，由于该些组件可能与其它组件做电性接触，因此，必须完成绝缘及接触(contact)的步骤；在此，请参看第2J图，例如，以高温热流法在晶体外延层21上形成一平坦化的硼磷硅玻璃(BPSG)层28，再以光刻法及蚀刻制造过程，定义出多数个开口28a~28k以露出各掺杂区及导电层。之后，请参看第2K图，沉积(deposit)并回蚀刻(etchingback)一导电层，例如是多晶硅层(未标示)而于这些开口28a~28k中形成导电栓29a~29k，以利于本发明的组件与其它组件做电性接触。

如第2I图所示，是为本发明的BiCMOS组件与电容器的结构，是适用于一硅基板20，其包括N型掩埋区201~203及P型掩埋区204，在该硅基板20上方则形成一晶体外延层21，且于其内具有一N型阱区211，是与该N型掩埋区201相连，其用以形成电容器26的下电极板，而在该晶体外延层21表面则形成一介电质层22a，其材质是为二氧化硅，以及在前述的介电质层22a上是形成一导电层用以作为此电容器26的上电极板23a，其材质是为多晶硅。

在此电容器26之侧即为一BiCMOS晶体管27，其包括一双极结式晶体管25与一CMOS晶体管24；其中，该双极结式晶体管27在晶体外延层21中是形成一集电极掺杂区212，是与掩埋层202相连，以及一基极掺杂区215，而在基极掺杂区215中更包括一发射极掺杂区219以及一基极接触区216，且于包括该发射极掺杂区219的晶体外延层21表面并形成一导电层，其材质是为多晶硅以作为发射极掺杂区219的接触电极23b。

此外，尚包括一CMOS晶体管24，其具有N型阱区213与P型阱区214，且分别与掩埋区203、204相连。在该N型阱区213与P型阱区214中分别形成一对互为相隔的源/漏极区217与218，在该源/漏极区217间的晶体外延层21表面依序为一栅极氧化层22b与一栅极导电层23c，以及在该源/漏极区218间的晶体外延层21表面依序为一栅极氧化层22c与一栅极导电层23d。

另外，若上述的组件欲与其它组件做电性接触，则请参考第2K图，在前述组件上更包括一绝缘层，例如是BPSG层28，且其间具有导电栓29a~29k，以便于与其它组件做电性接触。并且，为了避免电容器26的下电极板与上电极板在做接触时短路，因此下电极板的接触是在垂直纸面的方向上，故未标示于图中。

在此应特别注意三点，亦即：(1)为本发明的电容器构造较现有的多晶硅/多晶硅双电极板结构少了一个多晶硅电极板，因此减少了制造所需的成本；(2)由于介电层是为由晶体外延层21表面直接形成的二氧化硅，且介电层下方的掺杂区掺杂浓度较低，因此所形成的介电质厚度可以较薄，以本实施例而言，其所形成的二氧化硅层可以薄到100，较现有的400的介电层小了约4倍，因而增加单位面积电容器的值；(3)本发明的电容器的制作完全是依随一般BiCMOS组件的制造工艺而为之，并未额外增加制造步骤，配合前述的单多晶硅板的设计，可谓其为多重成本下降。

虽然本发明已以较佳实施例披露如上，然其并非用以限定本发明，任何熟知本领域技术人员，在不脱离本发明的精神和范围内，当可作更动与润饰，因此本发明的保护范围当视权利要求并结合说明书与附图的界定为准。

Claims (16)

1.一种形成双极与CMOS兼容组件时形成电容器的方法，适用于一半导体基板上，其特征是：包括下列步骤：

于该半导体基板中形成一第一掩埋区与第二掩埋区；

形成一层晶体外延层于该半导体基板上；

于该晶体外延层中分别形成一第一阱区、一集电极掺杂区、一第二阱区、及一第三阱区，且该第二阱区与该第三阱区分别掺有第一导电性离子与第二导电性离子，并且该第一阱区及该集电极掺杂区是分别与该第一、第二掩埋区接触；

形成一氧化层使全部覆盖于该第一阱区，并部分覆盖于该第二、与第三阱区之上；

于该第一阱区与该集电极掺杂区间的该晶体外延层中形成一基极掺杂区；

形成一导电层使全部覆盖于该第一阱区，并部分覆盖于该第二、第三阱区的氧化层、与该基极掺杂区之上；

于该基极掺杂区中形成一基极接触区，并分别于该第二与第三阱区中形成第二导电性离子与第一导电性离子的重掺杂区；以及

于该基极掺杂区中形成一发射极掺杂区。

2.如权利要求1所述的形成双极与CMOS兼容组件时形成电容器的方法，其特征是：其中，更包括下列步骤：

形成一绝缘层使覆盖于该晶体外延层上；

于该绝缘层中形成多数个开口以露出该导电层、该离子重掺杂区、与该集电极掺杂区的表面；以及

于这些开口中形成导电栓。

3.如权利要求1所述的形成双极与CMOS兼容组件时形成电容器的方法，其特征是：其中，该半导体基板是为硅基板。

4.如权利要求1所述的形成双极与CMOS兼容组件时形成电容器的方法，其特征是：其中，该第一阱区是用以形成该电容器的下极板，且该第一阱区掺杂离子的浓度约在10^15~10¹⁶atoms/cm³之间。

5.如权利要求1所述的形成双极与CMOS兼容组件时形成电容器的方法，其特征是：其中，该第二与第三阱区是用以形成一CMOS晶体管。

6.如权利要求1所述的形成双极与CMOS兼容组件时形成电容器的方法，其特征是：其中，覆盖该第一阱区的氧化层是作为该电容器的介电质层，其材质是为二氧化硅层，厚度在50~500之间。

7如权利要求1所述的形成双极与CMOS兼容组件时形成电容器的方法，其特征是：其中，部分覆盖该第二、第三阱区的氧化层是做为晶体管的栅氧化层。

8.如权利要求1所述的形成双极与CMOS兼容组件时形成电容器的方法，其特征是：其中，覆盖该第一阱区的氧化层上的导电层是做为电容器的上极板，其材质是为多晶硅层，厚度在1000~5000之间。

9.如权利要求2所述的形成双极与CMOS兼容组件时形成电容器的方法，其特征是：其中，该绝缘层是为硼磷硅玻璃层，其厚度在5000~8000之间。

10.如权利要求2所述的形成双极与CMOS兼容组件时形成电容器的方法，其特征是：其中，该导电栓的材质是为多晶硅。

11.一种形成双极与CMOS兼容组件时形成电容器的装置，是适用于一半导体基板上，其特征是：包括：

一第一掩埋区与一第二掩埋区是设置于该半导体基板中；

一晶体外延层，是位于该半导体基板上；

一双极结式晶体管，是设置于该晶体外延层中，其具有一集电极掺杂区；

一CMOS晶体管，其分别具有一栅极导电层与一栅极氧化层；

一第一阱区，一第二阱区，及一第三阱区，是设置于该晶体外延层中，且该第一阱区及该集电极掺杂区是分别与该第一、第二掩埋区接触，其中该第一阱区是作为一电容器的下电极板；

一氧化层，全部覆盖于该第一阱区，并部分覆盖于该第二、与第三阱区之上；以及

一导电层，是位于该氧化层上，该阱区是与双极结式晶体管的集极掺杂区一同形成，且该氧化层是与CMOS晶体管的栅极氧化层一同形成，以及该导电层是与CMOS晶体管的栅极导电层一同形成。

12.如权利要求11所述的形成双极与CMOS兼容组件时形成电容器的装置，其特征是：其中，在上述晶体外延层的表面更包括一绝缘层，且该绝缘层中具有多数个导电栓以与其它组件做电性接触。

13.如权利要求11所述的形成双极与CMOS兼容组件时形成电容器的装置，其特征是：其中，该半导体基板是为硅基板。

14.如权利要求11所述的形成双极与CMOS兼容组件时形成电容器的装置，其特征是：其中，该阱区是用以形成该电容器的下电极板，其掺杂离子的浓度在10^15~10¹⁹atoms/cm³之间。

15.如权利要求11所述的形成双极与CMOS兼容组件时形成电容器的装置，其特征是：其中，覆盖该阱区的氧化层是作为该电容器的介电质，其材质是为二氧化硅层，且其厚度在50~500之间。

16.如权利要求11所述的形成双极与CMOS兼容组件时形成电容器的装置，其特征是：其中，覆盖该阱区的氧化层上的导电层是做为电容器的上极板，其材质是为多晶硅层，厚度在1000~5000之间。

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