CN1697181A - 互补金属－氧化物－半导体结构及其制作方法 - Google Patents

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Abstract

提供了一种用于互补金属－氧化物－半导体(CMOS)结构中的绝缘中间层，用来防止不希望的阈值电压与平带电压的偏移。此绝缘中间层位于介电常数大于4.0的栅介电层与含Si栅极导体之间。本发明的绝缘中间层为任何金属氮化物，它也可可选地含氧，能够稳定阈值与平带电压。在优选实施方式中，绝缘中间层为氮化铝或氮氧化铝，栅介电层为氧化铪、铪硅酸盐或氮氧化硅铪。本发明对稳定p型场效应晶体管的阈值与平带电压是特别有效的。

Description

互补金属-氧化物- 半导体结构及其制作方法
技术领域
本发明一般涉及到半导体器件，更确切地说，是涉及到一种互补金属-氧化物-半导体结构(CMOS)，在其含Si栅电极与高κ栅介电层之间有一中间层，能够稳定此结构的阈值电压与平带电压。
背景技术
在标准的硅互补金属-氧化物-半导体(CMOS)技术中，p型场效应晶体管(pFET)使用掺硼(或其他受主元素)的p型多晶硅层作为栅电极，该多晶硅层是淀积在二氧化硅或氮氧化硅栅氧化层上的。通过此多晶硅层施加的栅压而在栅氧化层下的n型硅中产生反型沟道。
为使pFET正常工作，应在多晶硅(多晶-Si)栅电极施加稍负的电压时开始出现反型。对于图1所示的栅极叠层结构，这种反型是由于能带排列造成的。具体说来，图1表示在零栅偏压下的典型pFET中，多晶-Si/栅氧化物叠层结构的大致能带排列。在图1中，Ec、Ev和Ef分别为硅中的导带边、价带边和费米能级。此多晶-Si/栅氧化物/n型硅叠层构成一电容器，它在约0V时转变为反型层，而在约+1V时变为电荷累积层(取决于衬底掺杂)。因此，阈值电压Vt(可被认为是开始出现反型的电压)约为0V，而平带电压(超过此电压电容器开始变为电荷累积层)接近+1V。阈值电压与平带电压的确切值取决于硅衬底的掺杂浓度，并可由选择适当的衬底掺杂浓度来稍加改变。
在将来的技术中，二氧化硅或氮氧化硅栅介电层将被代之以具有较高介电常数的栅极材料。这种材料称为“高κ”材料，“高κ”一词代表绝缘材料的介电常数大于4.0，优选地大于7.0。此处所述的介电常数，除非另外指明，是对真空而言的。在各种可能性中，氧化铪、硅酸铪、或氮氧化硅铪，因其在高温下良好的热稳定性，而成为常规栅介电层最合适的候选替代者。
不幸的是，当用例如氧化铪或硅酸铪介电材料制作p型场效应晶体管时，熟知的问题是器件的平带电压由其接近+1V的理想位置偏移0+/-300mV。此平带电压偏移发表在C.Hobbs等的题为“Fermi LevelPinning at the Poly-Si/Metal Oxide Interface”，2003 Symposium onVLSI Technology Digest of Technical Papers的文章中。因此，器件的阈值电压移至接近-1V。此阈值电压偏移相信是铪基栅氧化层与多晶硅层直接相互作用的结果。一种模型(例如，见C.Hobbs等的上述文章)推测，这样的相互作用在多晶硅/栅氧化物界面处的硅带隙中引起态密度增高而导致“费米能级钉扎”。因此，阈值电压不在其“合适”处，亦即，对于可用的CMOS(互补金属-氧化物-半导体)技术，阈值电压是太高了。
对于上述阈值电压偏移问题的一种可能解决办法是使用衬底加工工艺，可用沟道注入来移动阈值。虽然衬底加工工艺是稳定阈值电压偏移的一种可能方法，但这样作是有一定限度的，对于具有多晶-Si栅电极与高介电常数含铪栅介电层栅极叠层结构的FET，这种方法是不合适的。
鉴于上述阈值电压与平带电压的偏移问题，对于这样的FET已几乎不可能开发一种多晶硅/高κ栅介电层CMOS技术，能稳定阈值电压与平带电压。因此需要有一种方法和结构，能够稳定具有多晶-Si/高κ介电层栅极叠层结构FET的阈值电压与平带电压。
发明内容
本发明在高κ栅介电层与含Si栅极导体间加入绝缘中间层，解决了上述阈值电压与平带电压改变的问题。用于本发明的绝缘中间层可为任何绝缘材料，只要使高κ栅介电层与含Si栅极导体间能在空间上隔开而防止其相互作用即可。而且，本发明所用的绝缘中间层具有足够高的介电常数(为4.0以上的量级)，这就使得因其加入而引起的栅电容(因串联电容效应)降低减至最小。本发明所用的绝缘中间层可以，至少部分地，分解以在接近界面的层中提供p型掺杂剂来保证接近界面的含Si层的p型行为，并可防止杂质从高κ栅介电层向含Si栅极导体外扩散，反之亦然。
应注意，本发明的绝缘中间层是防止高κ栅介电层与含Si栅电极间相互作用的化学中间层。本发明的中间层实质上不与其下的高κ栅介电层起反应，因此它不与高κ栅介电层起反应生成硅化物。本发明的中间层也不与其上的含Si栅极导体起反应。
本发明的绝缘中间层的另一特点是它在化学上是稳定的，使之不会被硅还原。万一本发明的中间层发生一些分解，此中间层对硅应不是n型掺杂剂。更确切地，本发明的中间层为p型掺杂剂或中性掺杂剂，使之对器件性能没有负面影响。再者本发明所用的绝缘中间层应为能够耐高温(在标准的CMOS工艺中典型地接近1000℃)的难熔化合物。
满足上述标准因而可用作本发明绝缘中间层的绝缘材料包括任何绝缘的金属氮化物，亦即，含金属氮化物的材料，也可选择其中含氧者。绝缘中间层的实例包括，但不限于：氮化铝(AlN)、氮氧化铝(AlOxNy)、氮化硼(BN)、氮氧化硼(BOxNy)、氮化镓(GaN)、氮氧化镓(GaON)、氮化铟(InN)、氮氧化铟(InON)及其组合。此绝缘中间层是位于高κ栅介电层与含Si栅电极间的薄中间层。典型地，绝缘中间层的厚度为约1-25的范围，更典型的为约2-15。
一些发明的中间层化合物在过去已被用作栅极氧化物本身(例如参见，L-，Ragnarsson，et al.，“Physical and electrical properties ofreactive molecular beam deposited aluminum nitride inmetal-oxide-silicon structures”，J.Applied Physics，93(2003)3912-3919；S.Guha，et al.，“High temperature stability of Al2O3 dielectrics on Si：Interfacial metal diffusion and mobility degradation”，Applied PhysicsLetters，81(2002)2956-2958；S.Skordas，et al.，“Low temperaturemetal organic chemical vapor deposition of aluminum oxide thin filmsfor advanced CMOS gate dielectric applications，in SiliconMaterials-Processing，Characterization，and Reliability”，由J.L.Verteran、P.S.Ho D.O’Meara、V.Misra编辑，2002，p.36；D.A.Buchanan，et al.，“80nm poly-silicon gated n-FETs with ultra-thinAl2O3 gate dielectric for ULSI applications”，IEDM Technical Digest(2000)223-226))或作为止蚀层(例如参见，C.S.Park，et al.，“InIntegrable Dual Metal Gate CMOS Process using UltrathinAluminum Nitrde Buffer Layer”，IEEE Electron Dev.Lett.24(2003)298-300))。尽管有这些公开的资料，本发明的申请者没发现任何现有技术中有使用绝缘的金属氮化物，其中也可含氧，来防止高κ栅介电层与含Si栅电极间的直接相互作用以稳定阈值电压与平带电压者，而当不存在这样的绝缘中间层时，在工作期间(可能是制作而非工作过程引起的)阈值电压与平带电压典型地会偏移。
以前曾报导过用氧化铝(Al2O3)作为氧化铪与多晶硅之间的材料层来试图改善电学性质的均匀性，例如参见，D.C.Gilmer etal.，“Compatibility of Silicon Gates with Hafnium-based GateDielectrics”，Microelectronic Engineering，Vol.69，Issues 2-4，September 2003，PP.138-144。尽管有此一说，申请者已确定，当Al2O3层被置于硅酸铪与多晶硅之间时，对阈值电压与平带电压的偏移并无有益的改进。这些发现将在此后详细介绍。
共同未决和共同受让的美国专利申请公开US2002/0090773 A1描述了一种场效应晶体管结构，包含带有源区、漏区以及其间的沟道区的衬底、置于沟道区上的绝缘层以及绝缘层上的栅电极。此绝缘层可包括只用氮化铝，或是置于氧化铝、二氧化硅或氮化硅之上或之下的氮化铝。在此项公开中使用氮化铝来提供一种低漏电流的器件。
共同未决和共同受让的美国专利申请公开US2002/0190302 A1描述了一种场效应晶体管的扩散阻挡层，它包括含氮的绝缘层作为栅介电层。氮可由浸注、氮化或在绝缘层上淀积氮化物来引入。
这里所列举的工艺中，没有一个公开在高κ介电层与含Si电极间使用绝缘中间层来作为使晶体管的阈值电压与平带电压稳定为目标值的手段。
一般说来，本发明提供了一种互补金属-氧化物-半导体(CMOS)结构，该结构含有半导体衬底，其中具有源和漏扩散区，此源和漏扩散区被器件沟道隔开；在器件沟道上面有栅极叠层，所述栅极叠层包含高κ栅介电层、绝缘中间层与含Si栅极导体，所述绝缘中间层位于所述高κ栅介电层和含Si栅极导体之间，从而使此结构的阈值电压与平带电压能稳定为目标值。
在本发明的一个极优选实施方式中，提供了一种CMOS结构，该结构含有半导体衬底，其中具有源和漏扩散区，所述源和漏扩散区被器件沟道隔开；在器件沟道上面有栅极叠层，所述栅极叠层包括含铪高κ栅介电层、含氮化铝绝缘中间层及含Si栅极导体，所述含氮化铝绝缘中间层位于所述含铪高κ栅介电层和含Si栅极导体之间，从而使此结构的阈值电压与平带电压能稳定为目标值。
本发明的另一方面是提供了一种方法来制作互补金属-氧化物-半导体(CMOS)结构，这种结构的阈值电压与平带电压稳定性得到了改善。此方法包括如下步骤：在半导体衬底上提供包含高κ栅介电层、绝缘中间层与含Si栅极导体的栅极叠层，所述绝缘中间层位于所述高κ栅介电层和含Si栅极导体之间；用任何已知技术对所述栅极叠层施加偏压，由此所述绝缘中间层使此结构的阈值电压与平带电压稳定为目标值。
附图说明
图1示意地表示在典型的pFET中，在零栅压Vg＝0V下，现有技术栅极叠层的近似能带排列。Ec和Ev分别代表在硅衬底和多晶硅栅极中的导带和价带边。Ef代表在零栅压下硅衬底和多晶硅栅极中费米能级的位置(虚线)。
图2为本发明的CMOS结构图(剖面图)，它包含本发明稳定阈值电压的中间层，该层位于高κ栅介电层和多晶Si栅电极之间。
图3A-3D表示一组具有掺硼多晶硅栅的栅极叠层的电容-电压曲线，栅极叠层包含在4nm硅酸铪/Si衬底上的0.6-1.3nm AlN稳定阈值中间层。AlN的淀积温度，对于图3B和3D为300℃，对于图3A和3C为600℃。平带电压(Vfb)为0.6-0.76V。SiO2等效氧化物厚度(EOT)为2.9-4.8nm，与AIN和硅酸铪的厚度有关。EOT从‘中间’至‘边缘’的EOT变化是由于此实验中所用8英寸晶片上硅酸铪厚度的变化引起的。
图4为三种pFET器件的电容-电压曲线的比较。实线表示氧化物的控制器件，其SiO2栅氧化物厚2.5nm。空心圆圈表示在1nm的SiO2界面氧化物上有3nm厚的硅酸铪层作为栅介电层的pFET，而实心符号表示在硅酸铪与掺硼多晶硅栅电极间有AlN阈值稳定层的pFET。
图5A-5B表示具有3nm厚硅酸铪层和0.9-1.2nm厚AlN盖层的典型pFET的典型分离的C-V曲线(图5A)及漏极电流～栅压(Id～Vg)特性(图5B)。此Id～Vg曲线是在100mV的漏-源电压下测量的。对于每种情形都测量了8英寸晶片上的九个器件。
图6为对于具有硅酸铪以及硅酸铪带有AlN盖层的pFET器件，迁移率变化作为反型电荷密度的函数关系图。
图7为硅酸铪(20％)上Al2O3盖层的SiO2等效氧化物厚度(EOT)作为ALD Al2O3淀积周期的函数关系图。
图8为比较示例中所报导的各种nFET的电容-电压特性。
图9为比较示例中所报导的各种pFET的电容-电压特性。
图10为从图8和图9的数据提取的平带电压和阈值电压图。
具体实施方式
本发明提供了一种CMOS结构，此结构在含Si栅电极与高κ栅介电层之间包括含金属氮化物的绝缘中间层，能够稳定该结构的阈值电压与平带电压，现在将更详细地描述制作这种结构的方法。术语“含金属氮化物的中间层”包括金属氮化物和金属氮氧化物层。注意，在图2中的结构不是按比例画的。虽然在半导体衬底上所示者为单个的FET，本发明也可在同一衬底表面上考虑多个FET。相邻FET间可用隔离区彼此隔离，这在图2中没有示出。另外，在图2所示FET结构的侧壁也可制作间隔层。
参见图2，此图表示本发明的CMOS结构10(剖面图)。具体说来，此CMOS结构10包含半导体衬底12，位于半导体衬底12中由器件沟道16隔开的源/漏扩散区14，以及栅极叠层18，栅极叠层18包括位于器件沟道16上面的高κ介电层20、在高κ介电层20上面的绝缘中间层22、以及在绝缘中间层22上面的含Si栅极导体24。
现在将极其详细地叙述图2所示结构的各个部分及其制作工艺。
图2所示结构的制作是先在半导体衬底12表面上制作高κ栅介电层20、绝缘中间层22、以及含Si栅极导体24覆盖层。按照本发明，绝缘中间层22位于高κ栅介电层20与含Si栅极导体24之间。
用于本发明的半导体衬底12可为任何半导体材料，包括，但不限于：Si、Ge、SiGe、SiC、SiGeC、Ga、GaAs、InAs、InP以及所有的其他III/V或II/VI族化合物半导体。半导体衬底12也可包括有机半导体或叠层的半导体如Si/SiGe、绝缘体上的硅(SOI)或绝缘体上的SiGe(SGOI)。在本发明的某些实施方式中，半导体衬底12最好为含Si的半导体材料，亦即，半导体材料含有硅。半导体衬底12可以是掺杂的、未掺杂的或其中含有掺杂的和未掺杂的区域。
半导体衬底12也可含有第一掺杂区(n或p型)和第二掺杂区(n或p型)。为了清楚起见，在本发明的图中没有具体示出掺杂区。第一掺杂区和第二掺杂区可为同型的，也可为不同导电类型和/或掺杂浓度。这些掺杂区称为“阱”。
然后在半导体衬底12中典型地制作至少一个隔离区(未示出)。隔离区可为沟槽隔离区也可为场氧化物隔离区。沟槽隔离区是利用本领域的技术人员熟知的常规沟槽隔离工艺制作的。例如，可用光刻、腐蚀以及用沟槽介电材料填充沟槽来制作沟槽隔离区。可选地，也可在填充沟槽之前在沟槽中制作衬层，在填充沟槽后可进行致密化步骤，还可在填充沟槽后进行平面化处理。场氧化物可利用所谓的硅局部氧化工艺来制作。注意，在相邻栅区之间至少有一个隔离区来提供隔离，当相邻的栅区具有相反的导电类型时，这是典型的要求。相邻的栅区可有相同的导电类型(亦即，二者都是n型或p型的)，也可以具有不同的导电类型(亦即，一个是n型的，另一个是p型的)。
在半导体衬底12中制作了至少一个隔离区后，在此结构表面上制作高κ栅介电层20。此高κ栅介电层20可用热生长工艺如氧化、氮化或氮氧化来制作。高κ栅介电层20也可用淀积工艺来制作，如化学汽相沉积(CVD)、等离子体辅助CVD、有机金属化学汽相沉积(MOCVD)、原子层淀积(ALD)、蒸发、反应溅射、化学溶液沉积以及其他类似的淀积工艺。高κ栅介电层20还可用任何上述工艺的组合来制作。
高κ栅介电层20是由介电常数大于4.0，最好大于7.0的绝缘材料构成的。具体说来，本发明所用的高κ栅介电层20包括，但不限于：氧化物、氮化物、氮氧化物和/或硅酸盐，后者包括金属硅酸盐和氮化的金属硅酸盐。在一种实施方式中，优选的栅介电层20为氧化物，例如HfO2、ZrO2、Al2O3、TiO2、La2O3、SrTiO3、LaAlO3、Y2O3及其混合物。栅介电层20极其优选的实例包括HfO2、硅酸铪以及氮氧化硅铪。
高κ栅介电层20的实际厚度可以不同，但典型的厚度为约0.5-10nm，更典型的为约0.5-3nm。它可被淀积在衬底上先前淀积的氧化硅或氮氧化硅薄层(为约0.1-1.5nm的量级)上。
接下来，在覆盖的高κ栅介电层20上制作绝缘中间层22。如上所述，用于本发明的绝缘中间层22至少具有下列特性之一：(i)因在空间上分开而能防止高κ栅介电层20与含Si栅极导体24之间的相互作用；(ii)具有足够高的介电常数(为约4.0或更高的量级)使因其加入而引起的栅极电容降低(由于串联电容效应)减至最小；(iii)可以分解，至少部分分解，而为界面层附近供给p型掺杂剂，以保证含Si栅电极材料界面附近的p型行为；(iv)可防止原子从高κ栅介电层20外扩散至含Si栅极导体24中；以及(v)可防止以后在含Si栅极导体24下面发生氧化。
本发明的绝缘中间层22为化学中间层，它防止高κ栅介电层20与含Si栅极导体24之间发生相互作用。本发明的中间层22基本上不与其下的高κ栅介电层20起反应(可稍微或部分分解，例如当它起掺杂剂源的作用时)，因而不与高κ栅介电层20起反应生成硅化物。本发明的绝缘中间层22的另一特点是，硅不能使本发明的绝缘中间层22还原。万一所发明的中间层22发生一些分解，此发明的中间层22应为p型或中性掺杂剂，使得器件性能不会受到负面影响。再者，本发明所用的绝缘中间层22应为能耐受高温(约1000℃，标准CMOS工艺的典型温度)的难熔化合物。
满足上述要求而用作本发明的绝缘中间层22的绝缘材料包括任何绝缘金属氮化物，其中也可含氧。绝缘中间层的实例包括，但不限于：氮化铝(AlN)、氮氧化铝(AlOxNy)、氮化硼(BN)、氮氧化硼(BOxNy)、氮化镓(GaN)、氮氧化镓(GaON)、氮化铟(InN)、氮氧化铟(InON)及其组合。在本发明的一个优选实施方式中，此绝缘中间层22为AlN或AlOxNy。
绝缘中间层22为一薄层，其典型厚度为约1-25，更典型者为约2-15。
绝缘中间层22可用各种淀积工艺来制作，如化学汽相沉积(CVD)、等离子体辅助CVD、使用铝和氮基前体的原子层淀积(ALD)、物理汽相沉积或分子束沉积[其中的金属是与原子或分子氮(可为可选的激活物质)和可选的氧的束或气氛一起蒸发]、有机化学汽相沉积(MOCVD)、原子层淀积、溅射等。绝缘中间层22也可由对预先淀积的绝缘金属层进行热氮化或氮氧化而成。金属氮氧化物还可先淀积金属氮化物，接着在适当的氧环境中进行部分氧化而成。
一种制作绝缘中间层22的优选方法是，在高真空下，由电阻加热的标准Al喷射炉蒸发Al，和使用来自商品射频(RF)原子氮源或氮和氧源的氮束或氧和氮束。在只淀积氮化物时，使用单一的RF氮源就够了。对于氮氧化物，可使用第二个RF氧源。或者，可以简单地输送氧作为分子束，而不需RF源。高真空下的蒸发工艺例如在美国专利6,541,079号中作了描述，这里引入其全部内容供参考。在蒸发工艺过程中，喷射炉的温度典型地为1000-1200℃。蒸发工艺过程典型地是用RF源在功率为约200-450W，流量为约1-3sccm的条件下进行的。这些数值也可与所述范围有很大偏离而不会发生问题。淀积期间的衬底温度典型地为150-650℃。淀积温度也可偏离所述范围。真空室的本底压强典型地为约5×10-10-2×10-9torr。
不管使用何种技术，本发明的绝缘中间层22是制作在高κ栅介电层20上的连续均匀薄层。“连续”意为在绝缘中间层22中基本没有断裂和/或孔洞。“均匀”意为在结构上绝缘中间层22有几乎相同的淀积厚度。绝缘中间层22可为非晶的，意为没有特定的晶体结构。除了非晶结构外，绝缘中间层22也可为其他相，取决于所用的材料以及所用的制作技术。
在制作绝缘中间层22后，在其上用熟知的淀积工艺如物理汽相沉积、CVD或蒸发来制作无图形的含Si材料层，此层将成为含Si栅极导体24。用来制作栅导体24的含Si材料包括单晶、多晶或非晶的Si或SiGe合金层。上述含Si材料的组合在这里也予以考虑。覆盖的含Si材料层24可为掺杂的，也可为不掺杂的。若为掺杂者，淀积时可使用原位掺杂淀积工艺。也可用淀积、离子注入与退火来制作掺杂的含Si层。含Si层的掺杂将使制成的栅极导体功函数发生移动。掺杂剂离子的实例包括As、P、B、Sb、Bi、In、Al、Ga或其混合物。本发明此时淀积的含Si层24的厚度，亦即高度，可依所用淀积工艺而有不同。典型地，Si层24的纵向厚度为约20-180nm，更典型地为约40-150nm。
根据本发明，在构成pFET时，绝缘中间层22使阈值电压与平带电压的稳定性特别得到改善。pFET包含多晶Si，是由p型掺杂剂如硼来掺杂的。
在淀积了覆盖的含Si材料层24后，可用如物理汽相沉积或化学汽相沉积等淀积工艺，在其上制作介电盖层(未示出)。此介电盖层可为氧化物、氮化物、氮氧化物或其任何组合。介电盖层的厚度，亦即高度，为约20-180nm，更典型地为约30-140nm。
然后，用光刻和腐蚀对介电盖层(若存在)、覆盖的含Si层24、以及可选的绝缘中间层22和高κ栅介电层20刻图形，以提供栅极叠层图形18。在制作多个栅极叠层图形时，这些栅极叠层可有相同的尺寸，亦即长度，或其尺寸可以不同以改善器件性能。此时本发明的每个栅极叠层图形18至少都包括含Si栅极导体24。光刻步骤包括对覆盖的层状结构上表面施加光致抗蚀剂，使之曝光成所需图形，再用常规的抗蚀剂显影剂对曝光的抗蚀剂显影。然后用一步或多步干法刻蚀步骤将抗蚀剂图形转移至层状结构上。在某些实施方式中，在图形已转移至覆盖层状结构的一层中后，可除去有图形的光致抗蚀剂。在其他实施方式中，在完成腐蚀后除去有图形的光致抗蚀剂。
适于在本发明中制作栅极叠层图形的干法刻蚀工艺包括，但不限于：反应离子刻蚀、离子束刻蚀、等离子体刻蚀或激光烧蚀。所用的干法刻蚀工艺，典型地，但不总是，对下面高κ栅介电层20有选择性，因此，此刻蚀步骤典型地是不除去栅介电层。然而在某些实施方式中，此刻蚀步骤可用来除去部分栅介电层20，这部分栅介电层20是未受先前腐蚀掉的栅极叠层材料层保护的。
接下来，在每个栅极叠层图形露出的侧壁上，典型地但不总是，制作至少一个间隔层。此至少一个间隔层是由氧化物、氮化物、氮氧化物和/或其任何组合构成的。此至少一个间隔层是用淀积和腐蚀制作的。
此至少一个间隔层必须足够宽，以使(随后要制作的)源和漏极硅化物接触不会侵入栅极叠层边缘之下。典型地，当此至少一个间隔层的底部宽度为约20-80nm时，源/漏极硅化物不会侵入栅极叠层边缘之下。
在本发明的这一阶段，栅极叠层18也可经受同样的热氧化、氮化或氮氧化工艺而被钝化。此钝化步骤对栅极叠层形成了钝化材料薄层。这一步骤可以代替前面制作间隔层的步骤或与之结合使用。当与制作间隔层的步骤结合使用时，是在栅极叠层钝化过程之后制作间隔层。
然后向衬底中制作源/漏扩散区14(有或没有间隔层)。源/漏扩散区14是利用离子注入和退火工艺来制作的。退火步骤的作用是使前面离子注入步骤注入的掺杂剂激活。离子注入和退火的条件是本领域的技术人员所熟知的。
源/漏扩散区14也可包含扩展注入区，这是在源/漏注入之前用常规的扩展注入制作的。扩展注入后可接着进行激活退火，或者，在扩展注入和源/漏注入期间注入的掺杂剂也可用同样的激活退火循环来激活。在这里也可考虑晕环注入。
接下来，如果以前没有除去的话，用选择除去栅介电层20的化学腐蚀工艺来除去栅介电层20露出的部分。这一腐蚀步骤终止于半导体衬底12的上表面。虽然任何化学腐蚀剂都可用来除去栅介电层20露出的部分，在一种实施方式中使用了稀释的氢氟酸(DHF)。
在上述的各种组合和实施方式中，本发明特别优选的CMOS结构为：高κ栅介电层20由HfO2、硅酸铪或氮氧化硅铪构成；而绝缘中间层22由AlN构成，其中也可选地含有一些氧。此特别优选的结构也包含掺硼的多晶Si栅极导体24。这里也会考虑，且不应排除，特别优选结构的其他改变和安排。
上述工艺步骤制成的CMOS结构示于图2。其他的CMOS工艺，如制作硅化物接触(源/漏和栅极)以及用金属互连来制作BEOL[后端线(back-end-of-the-line)]互连层，都可用本领域的技术人员熟知的工艺步骤来进行。
为了说明起见，下面提供的实例证明了使用所发明的绝缘中间层的重要性。
实例1
在此实例中，先在预制有场氧化物图形的硅晶片上生长Hf的氧化物或硅酸盐层。此Hf氧化物和硅酸盐是用有机金属化学汽相沉积(MOCVD)和原子层化学汽相沉积(ALCVD)来淀积的。Hf氧化物和硅酸盐层的厚度为约2-4nm，而硅酸盐的组分接近HfxSiyO4，其中y/(x+y)大约是0.2-0.3。这些氧化物淀积在覆盖有厚0.3-1.2nm的氧化硅或氮氧化硅的n型硅晶片上。这一层的存在是完全可选的。
在淀积Hf氧化物和硅酸盐后，将晶片装入超高真空淀积室以淀积氮化铝。氮化铝是由蒸发Al和用氮束来淀积的，Al的蒸发来自电阻加热的标准Al喷射炉，氮束得自商品的射频原子氮源。淀积期间喷射炉的温度为1000-1200℃。原子氮源工作在200-450W下，氮流量1-3sccm。淀积期间衬底温度保持在150-650℃之间。真空室本底压强为约5×10-10-2×10-9torr。
在淀积AlN期间，淀积室的压强上升至1×10-5torr。在淀积了0.5-2.0nm厚的AlN层后，取出衬底，再用标准的化学汽相沉积程序淀积约150nm厚的非晶硅层。然后对非晶硅离子注入硼，并在约950-1000℃下退火来激活掺杂剂，再接着进行标准的半导体工艺程序。在某些情形下，进行形成气体退火以钝化SiO2/Si(100)界面态。然后由这些结构制作电容器，用光刻来确定电容极板的尺寸，约为10×10、20×20、50×50和100×100μm2。因此这些电容器结构为：掺B多晶硅/0.5-2nm厚AlN/2-4nm厚Hf硅酸盐或HfO2/0.3-1.2nm SiO2或SiON(或因淀积后的变化而较厚)/硅(100)晶片。再进行标准的器件工艺来制作具有同样叠层结构的标准pFET。
当对电容器进行电学测试时，显示出平带电压在1.0V下理想位置的200-400mV以内，如图3A-3D和图4的测量数据所示。图3A-3D中的结果来自晶体管上生长的一组Hf硅酸盐层，其上有0.8-1.3nm的AlN。当AlN曝露于环境中时，可发生一些氧化而生成氮氧化铝层。当测试具有类似栅极叠层结构的pFET时，再次表现出器件的阈值电压，如同所预期的那样，保持接近理想位置(在200-400mV以内)，如图4的pFET电容-电压曲线所示。在图4中可以看到，具有Hf硅酸盐的器件，与控制器件相比，明显地移向负偏压。再者，如两条水平线所示，使用AlN盖层使平带电压(dVfb)和阈值电压(dVt)基本上移向控制器件。
图5A-5B为用Hf硅酸盐作栅氧化物的pFET的结果。再次使用AlN阈值稳定层，阈值电压移向零。这些pFET的晶体管性能数据示于图6。如图6所示，具有AlN盖层的器件基本上没有观察到性能劣化。
鉴于上述数据，AlN层的存在使阈值电压稳定在接近所希望的值。显然，AlN中间层在Hf硅酸盐或氧化物与多晶硅层之间起着有效阻挡层的作用而未使电学性能发生折中。
微结构的问题
在淀积后接着曝露至周围环境中，由于氧化铝在热力学上比氮化铝稳定而有一些氮化铝被氧化。这不会影响中间层的性能。
由于氮化铝是在低温(＜650℃)下淀积的，它成为均匀的毗邻层，使得Hf氧化物或硅酸盐层基本上没有暴露于多晶硅。
比较实例
研究了原子层淀积(ALD)Al2O3对具有铪硅酸盐栅介电层的FET阈值电压与平带电压的影响。研究表明，当Al2O3的厚度相当于20个淀积周期时平带电压和阈值电压基本上没有改变。这一观察结果可部分地被解释为Al2O3的生长抑制作用，它可防止在器件应用感兴趣的厚度范围内生成实际封闭的盖层。
所用的高κ介电层是以硅烷作为Si源用MOCVD淀积的铪硅酸盐。Al2O3盖层以TMMA和H2O作前体用原子层淀积(ALD)法淀积。盖层厚度的控制是使TMMA/H2O淀积周期数控制在2-20。nFET和pFET都是用标准的CMOS工艺流程制作的，电容-电压测量用来测量器件的平带电压和阈值电压。
结果
此项研究的主要结果概括于图7-10中。图7表示在8英寸Si片的各个位置测量的Al2O3盖层厚度的贡献(表示为SiO2等效厚度数，EOT)。此EOT数是取自相对于无盖层铪硅酸盐层电容的累积电容增长。可以看到，在初始的生长抑制后，观察到每个周期约0.1nm的Al2O3线性生长。这意味着在5个周期以下时，盖层不像是封闭的。封闭的盖层更像是在10-20个Al2O3淀积周期后形成的，因为生长速率与在厚Al2O3层上是一样的。
图8的数据表示nFET的电容-电压特性，其中有控制SiO2nFET，以及有铪硅酸盐(20％)的nFET，该组nFET在淀积多晶硅前淀积的铪硅酸盐上没有(曲线A)和有2(曲线B)、5(曲线C)、10(曲线D)和20(曲线E)周期的Al2O3作为盖层。可以看到，当用铪硅酸盐高κ介电层代替SiO2时观察到大的偏移。由数据明显看到累积和反型电容的减小，证明Al2O3材料确实对总的栅极电容有贡献(见图7)。然而，平带和阈值电压没有随盖层厚度而发生明显改变，如图10所概括的那样。
图9的数据表示pFET的电容-电压特性，其中有控制SiO2pFET，以及有铪硅酸盐(20％)的pFET，该组nFET在淀积多晶硅前淀积的铪硅酸盐上没有(曲线A)和有2(曲线B)、5(曲线C)、10(曲线D)和20(曲线E)周期的Al2O3作为盖层。如图8那样，当用铪硅酸盐高κ介电层代替SiO2时观察到大的偏移。由数据明显看到累积和反型电容的减小，证明Al2O3材料确实对总的栅极电容有贡献(见图7)。然而，平带和阈值电压没有随盖层厚度而发生明显改变，如图10所概括的那样。
图10的数据概括了由图8-9的数据所得的平带电压和阈值电压。可以看到，当用铪硅酸盐高κ介电层代替SiO2时观察到这些电压有大的改变，然而没有由铪硅酸盐上的Al2O3盖层引起的变化。
所提供的数据证明了用铪硅酸盐代替SiO2作栅介电层的困难，因为器件的平带和阈值电压表现出不可接受的值。此数据也证明，使用任意的盖层不会使平带电压或阈值电压改善为控制器件中所观察到的理想值。除了SiN盖层外，Al2O3盖层无助于制作具有铪基栅介电层的FET。因此寻找合适的盖层不是一件微不足道的事。
在用其优选的实施方式对本发明特别作了说明和描述时，本领域的技术熟练人员将会了解，可在形式和细节上作出前述的和其他的改变而不背离本发明的主旨和范围。因此，只要在所附权利要求的范围内，本发明不严格限于所描述和说明的形式和细节。

Claims (32)

1.一种互补金属-氧化物-半导体结构，包括：
半导体衬底，其中含有源和漏扩散区，所述源和漏扩散区被器件沟道隔开；以及
位于器件沟道上面的栅极叠层，所述栅极叠层包括高κ栅介电层、绝缘中间层和含Si栅极导体，所述绝缘中间层位于所述高κ栅介电层和含Si栅极导体之间，并能使此结构的阈值电压与平带电压稳定为目标值。
2.权利要求1的互补金属-氧化物-半导体结构，其中，所述半导体衬底包括Si、Ge、SiGe、SiC、SiGeC、Ga、GaAs、InAs、InP、其他III/V或II/VI族化合物半导体、有机半导体、或叠层半导体材料。
3.权利要求1的互补金属-氧化物-半导体结构，其中，所述半导体衬底包括Si、SiGe、绝缘体上的硅或绝缘体上的锗硅。
4.权利要求1的互补金属-氧化物-半导体结构，其中，所述半导体衬底掺有n型掺杂剂、p型掺杂剂或二者。
5.权利要求1的互补金属-氧化物-半导体结构，其中，所述高κ栅介电层包括氧化物、氮化物、氮氧化物或硅酸盐。
6.权利要求1的互补金属-氧化物-半导体结构，其中，所述高κ栅介电层包括HfO2、ZrO2、Al2O3、TiO2、La2O3、SrTiO3、LaAlO3、Y2O3、SiO2、氮化的SiO2或硅酸盐、氮化物或其氮化的硅酸盐。
7.权利要求1的互补金属-氧化物-半导体结构，其中，所述绝缘中间层包括绝缘金属氮化物。
8.权利要求7的互补金属-氧化物-半导体结构，其中，所述金属氮化物还含有氧。
9.权利要求1的互补金属-氧化物-半导体结构，其中，所述绝缘中间层包括氮化铝(AlN)、氮氧化铝(AlOxNy)、氮化硼(BN)、氮氧化硼(BOxNy)、氮化镓(GaN)、氮氧化镓(GaON)、氮化铟(InN)、氮氧化铟(InON)或其组合。
10.权利要求1的互补金属-氧化物-半导体结构，其中，所述绝缘中间层包括AlN或AlOxNy。
11.权利要求1的互补金属-氧化物-半导体结构，其中，所述绝缘中间层的厚度为约1-25。
12.权利要求1的互补金属-氧化物-半导体结构，其中，所述含Si栅极导体包括Si或SiGe合金。
13.权利要求1的互补金属-氧化物-半导体结构，其中，所述含Si栅极导体包括多晶硅，它至少是掺硼的。
14.一种互补金属-氧化物-半导体结构，包括：
半导体衬底，其中含有源和漏扩散区，所述源和漏扩散区被器件沟道隔开；以及
位于器件沟道上面的栅极叠层，所述栅极叠层包括含铪的高κ栅介电层、含氮化铝的绝缘中间层和含Si栅极导体，所述含氮化铝的绝缘中间层位于所述含铪的高κ栅介电层和含Si栅极导体之间，并能使此结构的阈值电压与平带电压稳定为目标值。
15.权利要求14的互补金属-氧化物-半导体结构，其中，所述半导体衬底包括Si、Ge、SiGe、SiC、SiGeC、Ga、GaAs、InAs、InP、其他III/V或II/VI族化合物半导体、有机半导体、或叠层半导体材料。
16.权利要求14的互补金属-氧化物-半导体结构，其中，所述半导体衬底包括Si、SiGe、绝缘体上的硅或绝缘体上的锗硅。
17.权利要求14的互补金属-氧化物-半导体结构，其中，所述半导体衬底掺有n型掺杂剂、p型掺杂剂或兼有二者。
18.权利要求14的互补金属-氧化物-半导体结构，其中，所述含氮化铝的绝缘中间层还含有氧。
19.权利要求14的互补金属-氧化物-半导体结构，其中，所述含铪的高κ栅介电层为HfO2、铪硅酸盐或氮氧化硅铪。
20.权利要求14的互补金属-氧化物-半导体结构，其中，所述含氮化铝的绝缘中间层的厚度为约1-25。
21.权利要求14的互补金属-氧化物-半导体结构，其中，所述含Si栅极导体包括Si或SiGe合金。
22.权利要求14的互补金属-氧化物-半导体结构，其中，所述含Si栅极导体包括多晶硅，它至少是掺硼的。
23.一种具有改善的阈值电压与平带电压稳定性的互补金属-氧化物-半导体结构的制作方法，包括以下步骤：
在半导体衬底上提供含有高κ栅介电层、绝缘中间层和含Si栅极导体的栅极叠层，所述绝缘中间层位于所述高κ栅介电层与含Si栅极导体之间；以及
对所述栅极叠层施加偏压，由此所述绝缘中间层使此结构的阈值电压与平带电压稳定为目标值。
24.权利要求23的方法，其中，所述提供所述栅极叠层包括在半导体衬底上淀积所述高κ栅介电层、绝缘中间层和含Si栅极导体层覆盖层；并由光刻和腐蚀对所述覆盖层刻图形。
25.权利要求23的方法，其中，在提供所述栅极叠层后，在毗邻栅极叠层的半导体衬底中制作源和漏扩散区。
26.权利要求23的方法，其中，所述绝缘中间层是用淀积或热生长法制作的。
27.权利要求23的方法，其中，所述绝缘中间层包括绝缘金属氮化物。
28.权利要求27的方法，其中，所述金属氮化物还含有氧。
29.权利要求23的方法，其中，所述绝缘中间层包括氮化铝(AlN)、氮氧化铝(AlOxNy)、氮化硼(BN)、氮氧化硼(BOxNy)、氮化镓(GaN)、氮氧化镓(GaON)、氮化铟(InN)、氮氧化铟(InON)或其组合。
30.权利要求23的方法，其中，所述绝缘中间层包括AlN或AlOxNy。
31.权利要求23的方法，其中，所述高κ介电层为HfO2、铪硅酸盐或氮氧化硅铪。
32.权利要求23的方法，其中，所述含Si栅极导体包括Si或SiGe合金。
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