CN112420702A - 半导体装置 - Google Patents

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黄智雄
蔡仲恩
刘致为
郭观华
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Abstract

半导体装置包括基板、栅极堆叠和磊晶结构。栅极堆叠位于基板上方并且包括栅极介电层、底部功函数金属层、顶部功函数金属层和填充金属。底部功函数金属层位于栅极介电层上方。顶部功函数金属层在底部功函数金属层上方并与其接触。顶部功函数金属层和底部功函数金属层中的至少一个包括掺杂剂,并且顶部功函数金属层比底部功函数金属层厚。填充金属位于顶部功函数金属层上方。磊晶结构位于基板上方并与栅极堆叠相邻。

Description

半导体装置
技术领域
本公开涉及半导体装置。
背景技术
半导体装置用于各种电子应用中,例如,个人计算机、手机、数字相机和其他电子设备。半导体装置可以透过在半导体基板上依序沉积绝缘层或介电层、导电层和半导体材料层,并使用微影技术图案化各种材料层以在其上形成电路元件和组件。
半导体工业透过不断地缩小最小特征尺寸而持续地改善各种电子元件(例如,晶体管、二极管、电阻器、电容器等)的集成密度,这将允许更多的元件整合到给定的区域中。然而,随着最小特征尺寸的缩小,也出现了期望被解决的其他问题。
发明内容
依据本公开的部分实施例,提供一种半导体装置,包含:P型装置和N型装置。P型装置包含第一金属栅极。第一金属栅极包含第一底部功函数金属层和位于第一底部功函数金属层上的第一顶部功函数金属层,其中第一底部功函数金属层的基团电负度高于第一顶部功函数金属层的基团电负度。N型装置与P型装置相邻并包含第二金属栅极。第二金属栅极包含第二底部功函数金属层和位于第二底部功函数金属层上的第二顶部功函数金属层,其中第二底部功函数金属层的基团电负度低于第二顶部功函数金属层的基团电负度。
附图说明
当结合附图阅读时,从以下详细描述中可以最好地理解本公开的各方面。应注意,根据工业中的标准方法,各种特征未按比例绘制。实际上,为了清楚地讨论,可以任意增加或减少各种特征的尺寸。
图1A和图1B是在各种实施例中,根据本公开的制造半导体装置的方法的流程图;
图2A至图2N分别绘示根据本公开部分实施例中处于各个阶段的半导体装置的横截面图;
图3A是图2J中的半导体鳍片、底部功函数金属层和顶部功函数金属层的能带图;
图3B是图2M中的半导体鳍片、底部功函数金属层和顶部功函数金属层的能带图;
图4A至图4F分别绘示根据本公开部分实施例中处于各个阶段的半导体装置的横截面图;
图5A是图4B中的半导体鳍片、底部功函数金属层和顶部功函数金属层的能带图;
图5B是图4E中的半导体鳍片、底部功函数金属层和顶部功函数金属层的能带图;
图6和图7分别绘示根据本公开部分实施例中半导体装置的横截面图。
【符号说明】
10:P型装置
20:N型装置
105:接触件
110:基板
112:P型区域
114:N型区域
116:半导体鳍片
118:半导体鳍片
120:隔离结构
130n:虚设栅极堆叠
130p:虚设栅极堆叠
132:虚设介电层
134:虚设栅极电极
136:硬遮罩层
140:间隔物结构
150:磊晶结构
155:磊晶结构
160:接触蚀刻停止层
170:层间介电质
172:开口
174:开口
176:开口
182:栅极介电层
182':栅极介电层
184a:功函数金属层
184a':功函数金属层
184b:功函数金属层
184b':功函数金属层
184p:功函数金属层
186:填充金属
186':填充金属
192:栅极介电层
192':栅极介电层
194a:功函数金属层
194a':功函数金属层
194b:功函数金属层
194b':功函数金属层
194n:功函数金属层
196:填充金属
196':填充金属
212:栅极介电层
212':栅极介电层
214a:功函数金属层
214a':功函数金属层
214b:功函数金属层
214b':功函数金属层
214p:功函数金属层
216:填充金属
216':填充金属
222:栅极介电层
222':栅极介电层
224a:功函数金属层
224a':功函数金属层
224b:功函数金属层
224b':功函数金属层
224n:功函数金属层
226:填充金属
226':填充金属
Ec:导带
Ev:价带
Gn:栅极堆叠
Gn':栅极堆叠
Gp:栅极堆叠
Gp':栅极堆叠
M1:遮罩
M2:遮罩
M3:遮罩
M4:遮罩
T1:厚度
T2:厚度
T3:厚度
T4:厚度
T5:厚度
T6:厚度
T7:厚度
T8:厚度
M10:方法
S12:操作
S14:操作
S16:操作
S18:操作
S20:操作
S22:操作
S24:操作
S26:操作
S28:操作
S30:操作
具体实施方式
为了实现提及主题的不同特征,以下公开内容提供了许多不同的实施例或示例。以下描述元件和配置的具体示例以简化本公开。当然,这些仅仅是示例,而不是限制性的。例如,在以下的描述中,在第二特征之上或上方形成第一特征可以包括第一特征和第二特征以直接接触形成的实施例,并且还可以包括在第一特征和第二特征之间形成附加特征,使得第一特征和第二特征可以不直接接触的实施例。另外,本公开可以在各种示例中重复参考数字和/或字母。此重复是为了简单和清楚的目的,并且本身并不表示所讨论的各种实施例和/或配置之间的关系。
此外,本文可以使用空间相对术语,诸如“在…下面”、“在…下方”、“低于”、“在…上面”、“在…上方”等,以便于描述一个元件或特征与如图所示的另一个元件或特征的关系。除了图中所示的取向之外,空间相对术语旨在包括使用或操作中的装置的不同取向。装置可以以其他方式定向(旋转90度或在其他方向上),并且同样可以相应地解释在此使用的空间相对描述符号。
如本文所用,“大约”、“大概”、“近乎”或“实质上”通常应表示在给定值或范围的20%、10%或5%内。本文中给出的数值是近似的,意味着如果没有明确地说明,可以推断含有术语“大约”、“大概”、“近乎”或“实质上”。
本公开提供一种栅极堆叠结构,其具有在其中产生偶极(dipole)的至少一对功函数金属层,以实现具有可调整的临界电压(threshold voltage)的场效应晶体管(fieldeffect transistor,FET)。在部分实施例中,栅极堆叠可以从平面装置、多栅极装置、鳍式场效应晶体管以及环绕式栅极场效应晶体管所组成的群组中选出的装置上实现。
图1A和图1B是在各种实施例中,根据本公开的用于制造半导体装置的方法M10的流程图。结合图2A至图2N的透视图来讨论方法M10的各种操作。在各种视图和说明性实施例中,相同的附图标记用于表示相同的元件。在部分实施例中,如图2A至图2N中所示的半导体装置可以是在集成电路或局部集成电路制程期间制造的中间装置,其可以包括静态随机存取记忆体(static random access memory,SRAM)和/或逻辑电路、被动元件(例如,电阻器、电容器和电感器),以及主动元件(例如,p型场效应晶体管(p-type field effecttransistors,PFETs)、n型场效应晶体管(n-type field effect transistors,NFETs)、多栅极场效应晶体管、金属氧化物半导体场效应晶体管(metal-oxide semiconductor fieldeffect transistors,MOSFETs)、互补式金属氧化物半导体(complementary metal-oxidesemiconductor,CMOS)晶体管、双极晶体管、高压晶体管、高频晶体管、其他记忆体单元及其组合)。
在方法M10的操作S12中,提供基板110,如图2A所示。基板110具有P型区域112和N型区域114。在部分实施例中,基板110可以是半导体材料,并且可以包括例如渐变层(graded layer)或埋入氧化物(buried oxide)。在部分实施例中,基板110包括可以是未掺杂的或掺杂的(例如,p型、n型或其组合)块状硅(bulk silicon)。可以使用适合形成半导体装置的其他材料。其他材料(例如,锗、砷化镓(GaAs)、石英、蓝宝石和玻璃)也可以作为基板110。或者,硅基板110可以是绝缘体上半导体(semiconductor-on-insulator,SOI)基板的主动层或多层结构(例如,在块状硅层上形成的硅-锗层)。
在方法M10的操作S14中,多个半导体鳍片116和118分别形成在基板110的P型区域112和N型区域114中,如图2A所示。在部分实施例中,半导体鳍片116和118包括硅。值得注意的是,图2A中的半导体鳍片116和118的数量是示意性的,并且不应限制本公开的权利要求保护的范围。例如,在图2A中,半导体鳍片116的数量是一个且半导体鳍片118的数量是一个。然而,在一些其他实施例中,半导体鳍片116和118的数量都可以大于1。
举例来说,半导体鳍片116和118可以透过使用光刻技术图案化和蚀刻基板110来形成。因此,半导体鳍片116和118为一体形成。在部分实施例中,会在基板110上沉积一层光阻材料(未绘示)。根据所需图案(在本案说明中为半导体鳍片116和118)照射(曝光)光阻材料层并显影以去除一部分的光阻材料。剩余的光阻材料保护下面的材料免于后续的制程步骤(例如,蚀刻)。应注意,在蚀刻制程中也可以使用其他遮罩(例如,氧化物或氮化硅遮罩)。
在方法M10的操作S16中,在基板110上形成多个隔离结构120,如图2B所示。隔离结构120可以透过使用四乙氧基硅烷(tetra-ethyl-ortho-silicate,TEOS)和氧气作为前驱物的化学气相沉积(chemical vapor deposition,CVD)技术来形成。在一些其他实施例中,可以透过将离子(诸如氧、氮、碳等)植入到基板110中来形成隔离结构120。在又一些其他实施例中,隔离结构120是绝缘体上半导体晶圆的绝缘体层。至少一个隔离结构120与半导体鳍片116和118接触。
作为浅沟槽隔离(shallow trench isolations,STIs)的隔离结构120形成在P型区域112和N型区域114中。隔离结构120形成在P型区域112中的一部分围绕半导体鳍片116,并且隔离结构120形成在N型区域114中的另一部分围绕半导体鳍片118。
在方法M10的操作S18中,多个虚设栅极堆叠130p和130n分别形成在基板110的P型区域112和N型区域114上,如图2C所示。虚设栅极堆叠130p(130n)包括虚设介电层132,在虚设介电层132上方形成的虚设栅极电极134,以及在虚设栅极电极134上方形成的硬遮罩层136。在部分实施例中,可以在基板110上依序地形成虚设介电膜和虚设栅极层(未绘示),并且可以在虚设栅极层上方形成硬遮罩层136。然后使用硬遮罩层136作为遮罩来图案化虚设栅极层和虚设介电膜,以形成虚设栅极电极134和虚设介电层132。如此,虚设介电层132、虚设栅极电极134和硬遮罩层136被称为虚设栅极堆叠130p(130n)。在部分实施例中,虚设介电层132可以包括二氧化硅、氮化硅、高介电常数(κ)介电材料或其他合适的材料。在各种示例中,虚设介电层132可以透过热制程、原子层沉积(atomic layer deposition,ALD)制程、化学气相沉积制程、次大气压化学气相沉积(subatmospheric chemical vapordeposition,SACVD)制程、可流动的化学气相沉积制程、物理气相沉积制程或其他合适的制程来沉积。在部分实施例中,虚设栅极电极134可以由多晶硅(poly-Si)、多晶硅锗(poly-SiGe)或其他合适的材料制成。硬遮罩层136可以由氮化硅或其他合适的材料制成。
在方法M10的操作S20中,多个间隔物结构140分别形成在虚设栅极堆叠130p和130n的侧壁上,如图2D所示。间隔物结构140可包括密封间隔物和主间隔物(未绘示)。间隔物结构140包括一种或多种介电材料(例如,氧化硅、氮化硅、氮氧化硅、氮碳化硅(SiCN)、氮氧碳化硅(SiCxOyNz)或其组合)。密封间隔物形成在虚设栅极堆叠130p和130n的侧壁上,并且主间隔物形成在密封间隔物上。可以使用沉积方法(例如,电浆增强化学气相沉积(plasma enhanced chemical vapor deposition,PECVD)、低压化学气相沉积(low-pressure chemical vapor deposition,LPCVD)、次大气压化学气相沉积等)形成间隔物结构140。间隔物结构140的形成可以包括毯覆式形成间隔物层,然后执行蚀刻操作以去除间隔物层的水平部分。间隔物层剩余的垂直部分则形成间隔物结构140。
在方法M10的操作S22中,磊晶结构150形成在位于P型区域112上方的虚设栅极堆叠130p的相对侧上,如图2E所示。在部分实施例中,遮罩M1可以形成在基板110的N型区域114上。然后,透过执行制程(例如选择性生长制程),磊晶结构150形成在半导体鳍片116未被虚设栅极堆叠130p、间隔物结构140和遮罩M1覆盖的部分上。透过磊晶方式生长半导体材料形成磊晶结构150。半导体材料包括单元素半导体材料(例如,锗(Ge)或硅(Si))、化合物半导体材料(例如,砷化镓(GaAs)或砷化铝镓(AlGaAs))或半导体合金(例如,硅锗(SiGe)或磷化镓砷(GaAsP))。磊晶结构150具有合适的晶格方向(例如,(100)、(110)或(111)晶格方向)。在部分实施例中,磊晶结构150包括源极/漏极磊晶结构。在期望是P型装置的部分实施例中,磊晶结构150可以包括磊晶生长的硅锗(SiGe)。磊晶制程包括化学气相沉积技术(例如,气相磊晶(vapor-phase epitaxy,VPE)和/或超高真空化学气相沉积(ultra-highvacuum chemical vapor deposition,UHV-CVD))、分子束磊晶和/或其他合适的制程。
在方法M10的操作S24中,磊晶结构155形成在N型区域114上方的虚设栅极堆叠130n的相对侧上,如图2F所示。在部分实施例中,去除图2E中的遮罩M1,然后在基板110的P型区域112上形成另一遮罩M2。然后,透过执行制程(例如选择性生长制程),在半导体鳍片118未被虚设栅极堆叠130n、间隔物结构140和遮罩M2覆盖的部分上形成磊晶结构155。透过磊晶方式生长半导体材料形成磊晶结构155。半导体材料包括单元素半导体材料(例如,锗(Ge)或硅(Si))、化合物半导体材料(例如,砷化镓(GaAs)或砷化铝镓(AlGaAs))或半导体合金(例如,硅锗(SiGe)或磷化镓砷(GaAsP))。磊晶结构155具有合适的晶格方向(例如,(100)、(110)或(111)晶格方向)。在部分实施例中,磊晶结构150包括源极/漏极磊晶结构。在期望是N型装置的部分实施例中,磊晶结构155可以包括磊晶生长的硅磷(SiP)或硅碳(SiC)。磊晶制程包括化学气相沉积技术(例如,气相磊晶和/或超高真空化学气相沉积)、分子束磊晶和/或其他合适的制程。
在方法M10的操作S26中,在基板110上形成接触蚀刻停止层(contact etch stoplayer,CESL)160和层间介电质170,如图2G所示。具体来说,在形成接触蚀刻停止层160之前去除遮罩M2(参见图2F)。在部分实施例中,接触蚀刻停止层160可以是应力单层或多层。在部分实施例中,接触蚀刻停止层160具有拉应力并且由氮化硅(Si3N4)形成。在一些其他实施例中,接触蚀刻停止层160包括诸如氮氧化物的材料。在又一些其他实施例中,接触蚀刻停止层160可以具有包括多个层的复合结构,例如覆盖氧化硅层的氮化硅层。接触蚀刻停止层160可以使用电浆增强化学气相沉积形成,然而,也可以使用其他合适的方法(例如,低压化学气相沉积、原子层沉积等)。
然后,在接触蚀刻停止层160上形成层间介电质170。层间介电质170覆盖接触蚀刻停止层160。在部分实施例中,层间介电质170可以透过在接触蚀刻停止层160上沉积介电材料来形成,然后对介电材料和接触蚀刻停止层160执行平坦化制程以暴露虚设栅极堆叠130p和130n。在部分实施例中,沉积制程可以是化学气相沉积、高密度电浆化学气相沉积、旋涂、溅镀或其他合适的方法。在部分实施例中,层间介电质170包括氧化硅。在一些其他实施例中,层间介电质170可以包括氮氧化硅、氮化硅或低介电常数材料。
在方法M10的操作S28中,分别用具有成对功函数(work function,WF)金属层的金属栅极堆叠代替虚设栅极堆叠130p和130n,其中偶极形成在此对功函数金属层中,如图2H至图2M所示。具体来说是采用替代栅极(replacement gate,RPG)制程方案。在替代栅极制程方案中,预先形成虚设多晶硅栅极(在本案说明中为虚设栅极电极134(参见图2G)),并且在之后由金属栅极替换虚设多晶硅栅极。在部分实施例中,如图2H所示,在基板110的N型区域114上形成另一遮罩M3(可以是诸如氮化硅(Si3N4)的硬遮罩),并且去除虚设栅极堆叠130p,以形成具有间隔物结构140作为侧壁的开口172。在一些其他实施例中,也去除虚设介电层132(参见图2G)。或者,在部分实施例中,去除虚设栅极电极134而保留虚设介电层132。可以透过干式蚀刻、湿式蚀刻或干式和湿式蚀刻的组合来去除虚设栅极堆叠130p。
参考图2I,在形成开口172之后,移除图2H的遮罩M3。然后,在开口172中形成栅极介电层182'。栅极介电层182'在半导体鳍片116上方。栅极介电层182'可以是具有比二氧化硅(SiO2)的介电常数(κ)高的高介电常数介电层(即,κ>3.9)。栅极介电层182'可包括氧化镧(LaO)、氧化铝(AlO)、氧化锆(ZrO)、氧化钛(TiO)、五氧化二钽(Ta2O5)、氧化钇(Y2O3)、钛酸锶(SrTiO3(STO))、钛酸钡(BaTiO3(BTO))、氧化锆钡(BaZrO)、氧化锆铪(HfZrO)、氧化镧铪(HfLaO)、氧化硅铪(HfSiO)、氧化硅镧(LaSiO)、氧化硅铝(AlSiO)、氧化钽铪(HfTaO)、氧化钛铪(HfTiO)、钛酸锶钡((Ba,Sr)TiO3(BST))、氧化铝(Al2O3)、氮化硅(Si3N4)、氮氧化硅(SiON)或其他合适的材料。透过合适的技术(例如,原子层沉积、化学气相沉积、物理气相沉积、热氧化、这些技术的组合或其他合适的技术)沉积栅极介电层182'。
然后,在栅极介电层182'上保形地形成底部功函数金属层184a'。底部功函数金属层184a'可包括具有掺杂剂(例如,氧)的金属及其氮化物(例如,氮化钛(TiN)、氮化钽(TaN)、氮化钨(W2N)、氮化钛硅(TiSiN)、氮化钽硅(TaSiN))或其组合。以调整基团电负度(group electronegativity)为目的调整底部功函数金属层184a'中的掺杂剂,这将与之后形成的顶部功函数金属层184b'一起描述。可以透过物理气相沉积、化学气相沉积、金属有机化学气相沉积(metal-organic chemical vapor deposition,MOCVD)或原子层沉积来沉积功函数金属层184a'。
在部分实施例中,透过执行原子层沉积制程来形成底部功函数金属层184a'。原子层沉积是填充材料的方法,涉及在基板110上沉积单层的前驱物、洗净(purge)腔室以及加入与前驱物反应的反应物,以留下单层的产物。此循环可以重复多次以构建具有足够厚度以起作用的层。在图2I中,底部功函数金属层184a'具有厚度T1,T1由原子层沉积制程的沉积循环次数决定。在部分实施例中,透过执行原子层沉积制程的m个循环来形成厚度T1的底部功函数金属层184a'。在部分实施例中,厚度T1在约0.1纳米(nm)至约10nm的范围内。
在原子层沉积制程期间,晶圆位在原子层沉积处理室中的基盘(chuck)上。然后,将真空施加到原子层沉积处理室,并将温度升高到适合原子层沉积的可接受程度。然后将前驱物注入到原子层沉积处理室中。前驱物在栅极介电层182'上形成保形的单层。在部分实施例中,为了掺杂单层,可降低操作温度以增加单层中的氧含量。或者,可以将制程气体注入到原子层沉积处理室中。制程气体是含氧气体(例如,氧气(O2)、水蒸气(H2O)和/或其他合适的气体)。
然后,在底部功函数金属层184a'上保形地形成顶部功函数金属层184b'。可以透过物理气相沉积、化学气相沉积、金属有机化学气相沉积或原子层沉积来沉积顶部功函数金属层184b'。在部分实施例中,顶部功函数金属层184b'是没有掺杂剂的底部功函数金属层184a'。也就是说,底部功函数金属层184a'包括与顶部功函数金属层184b'相同的材料,并且还包括掺杂剂。例如,顶部功函数金属层184b'可以是WNx,且底部功函数金属层184a'可以是W1-x-yNxOy,其中掺杂剂是氧。在图2I中,顶部功函数金属层184b'具有厚度T2,其由原子层沉积制程的沉积循环次数决定。在部分实施例中,透过执行原子层沉积制程的n个循环而形成厚度T2的顶部功函数金属层184b'。在部分实施例中,厚度T2在约0.1nm至约10nm的范围内。
在部分实施例中,由于底部功函数金属层184a'和顶部功函数金属层184b'包括相同的元素(例如,钨(W)和氮(N)),因此可以原位(in-situ)形成底部功函数金属层184a'和顶部功函数金属层184b'。在此,术语“原位”是指在不破坏真空的情况下,在形成底部功函数金属层184a'的原子层沉积处理室中,形成顶部功函数金属层184b'。然而,在一些其他实施例中,可以非原位(ex-situ)形成底部功函数金属层184a'和顶部功函数金属层184b'。在此,术语“非原位”意味着形成顶部功函数金属层184b'的原子层沉积处理室不同于形成底部功函数金属层184a'的原子层沉积处理室。
然后,在顶部功函数金属层184b'上用填充金属186'填充剩余的开口172。在部分实施例中,填充金属186'包括与功函数金属层184b'相同的金属(例如,在本案说明中为钨(W))。如此,可以使用相同的前驱物形成填充金属186'和顶部功函数金属层184b'。可透过原子层沉积、物理气相沉积、化学气相沉积或其他合适的制程沉积填充金属186'。
参见图2J。使用化学机械平坦化制程去除过量的填充金属186'、顶部功函数金属层184b'、底部功函数金属层184a'和栅极介电层182',以提供实质上平坦的上表面。在开口172中,剩余的填充金属186、剩余的顶部功函数金属层184b、剩余的底部功函数金属层184a和剩余的栅极介电层182形成P型装置10的栅极堆叠Gp。此外,顶部功函数金属层184b和底部功函数金属层184a形成一对功函数金属层184p,并且顶部功函数金属层184b与底部功函数金属层184a接触。
图3A是图2J中半导体鳍片116、底部功函数金属层184a和顶部功函数金属层184b的能带图。如图2J和图3A所示,除了底部功函数金属层184a还包括掺杂剂(例如,在本案说明中为氧)之外,底部功函数金属层184a和顶部功函数金属层184b具有相同的材料。因此,底部功函数金属层184a和顶部功函数金属层184b具有不同的基团电负度。在本案说明中,由于氧的基团电负度约为3.44,氮的基团电负度约为3.04,因此底部功函数金属层184a比顶部功函数金属层184b更具负电性。因此,偶极(如图3A中所示)形成在底部功函数金属层184a和顶部功函数金属层184b的界面处。偶极从底部功函数金属层184a指向顶部功函数金属层184b。这些偶极降低顶部功函数金属层184b的能带,使得顶部功函数金属层184b的能带接近价带(valence band,Ev)。利用这种配置,可增加顶部功函数金属层184b的有效功函数,并且可以相应地调整金属栅极堆叠Gp的临界电压(threshold voltage,Vt)。
偶极的强度取决于氧的浓度。当氧浓度增加时,顶部功函数金属层184b的能带更接近价带。在部分实施例中,底部功函数金属层184a是W1-x-yNxOy,其中x和y是原子浓度。在部分实施例中,x为0至约0.5,并且y大于0且小于或等于约0.3。如果y大于约0.3,则底部功函数金属层184a的电阻可能会太高。
在部分实施例中,顶部功函数金属层184b的厚度T2大于底部功函数金属层184a的厚度T1。也就是说,顶部功函数金属层184b主导成对功函数金属层184p的有效功函数。在部分实施例中,厚度T1与T2的比例在约0.025和约1之间的范围内。如果此比例大于1,则底部功函数金属层184a将主导有效功函数。如果此比例小于0.025,则由于用来沉积填充金属的剩余开口172的体积较小,金属栅极的电阻将变大。
参考图2K,在基板110的P型区域112上方形成另一遮罩M4(可以是诸如氮化硅(Si3N4)的硬遮罩),并且移除虚设栅极堆叠130n,以形成具有间隔物结构140作为侧壁的开口174。在一些其他实施例中,也去除了虚设介电层132(参见图2J)。或者,在部分实施例中,去除虚设栅极电极134而保留虚设介电层132。可以透过干式蚀刻、湿式蚀刻或干式和湿式蚀刻的组合来去除虚设栅极堆叠130n。
参考图2L,在形成开口174之后,移除图2K的遮罩M4。然后,在开口174中形成栅极介电层192'。栅极介电层192'在半导体鳍片118的上方。栅极介电层192'可以是具有比二氧化硅(SiO2)的介电常数(κ)高的高介电常数介电层(即,κ>3.9)。栅极介电层192'可包括氧化镧(LaO)、氧化铝(AlO)、氧化锆(ZrO)、氧化钛(TiO)、五氧化二钽(Ta2O5)、氧化钇(Y2O3)、钛酸锶(SrTiO3(STO))、钛酸钡(BaTiO3(BTO))、氧化锆钡(BaZrO)、氧化锆铪(HfZrO)、氧化镧铪(HfLaO)、氧化硅铪(HfSiO)、氧化硅镧(LaSiO)、氧化硅铝(AlSiO)、氧化钽铪(HfTaO)、氧化钛铪(HfTiO)、钛酸锶钡((Ba,Sr)TiO3(BST))、氧化铝(Al2O3)、氮化硅(Si3N4)、氮氧化硅(SiON)或其他合适的材料。可透过合适的技术(例如,原子层沉积、化学气相沉积、物理气相沉积、热氧化、这些技术的组合或其他合适的技术)沉积栅极介电层192'。
然后,在栅极介电层192'上保形地形成底部功函数金属层194a'。底部功函数金属层194a'可包括金属及其氮化物(例如,氮化钛(TiN)、氮化钽(TaN)、氮化钨(W2N)、氮化钛硅(TiSiN)、氮化钽硅(TaSiN))或其组合。可以透过物理气相沉积、化学气相沉积、金属有机化学气相沉积或原子层沉积来沉积底部功函数金属层194a'。
在部分实施例中,透过执行原子层沉积制程来形成底部功函数金属层194a'。在图2L中,底部功函数金属层194a'具有厚度T3,T3由原子层沉积制程的沉积循环次数决定。在部分实施例中,透过执行原子层沉积制程的m'次循环以形成厚度T3的底部功函数金属层194a'。在部分实施例中,厚度T3在约0.1nm至约10nm的范围内。
然后,在底部功函数金属层194a'上保形地形成顶部功函数金属层194b'。可以透过物理气相沉积、化学气相沉积、金属有机化学气相沉积或原子层沉积来沉积顶部功函数金属层194b'。在部分实施例中,顶部功函数金属层194b'是具有掺杂剂的底部功函数金属层194a'。也就是说,顶部功函数金属层194b'包括与底部功函数金属层194a'相同的材料,并且还包括掺杂剂。例如,底部功函数金属层194a'可以是WNx,且顶部功函数金属层194b'可以是WNxOy,其中掺杂剂是氧。在图2L中,顶部功函数金属层194b'具有厚度T4,其由原子层沉积制程的沉积循环次数决定。在部分实施例中,透过执行原子层沉积制程的n'次循环而形成厚度T4的顶部功函数金属层194b'。在部分实施例中,厚度T4在约0.1nm至约10nm的范围内。
在部分实施例中,由于底部功函数金属层194a'和顶部功函数金属层194b'包括相同的元素(例如,钨(W)和氮(N)),因此可以原位形成底部功函数金属层194a'和顶部功函数金属层194b'。然而,在一些其他实施例中,可以非原位形成底部功函数金属层194a'和顶部功函数金属层194b'。
然后,在顶部功函数金属层194b'上用填充金属196'填充剩余开口174。在部分实施例中,填充金属196'包括与顶部功函数金属层194b'相同的金属(例如,在本案说明中为钨(W))。也就是说,可以透过使用相同的前驱物形成填充金属196'和掺杂的功函数金属层194b'。可透过原子层沉积、物理气相沉积、化学气相沉积或其他合适的制程沉积填充金属196'。
参见图2M。使用化学机械平坦化制程去除过量的填充金属196'、顶部功函数金属层194b'、底部功函数金属层194a'和栅极介电层192',以提供实质上平坦的上表面。在开口174中,剩余的填充金属196、剩余的顶部功函数金属层194b、剩余的底部功函数金属层194a和剩余的栅极介电层192形成N型装置20的栅极堆叠Gn。此外,顶部功函数金属层194b和底部功函数金属层194a形成一对功函数金属层194n,并且顶部功函数金属层194b与底部功函数金属层194a接触。
图3B是图2M中半导体鳍片118、底部功函数金属层194a和顶部功函数金属层194b的能带图。如图2M和图3B所示,除了顶部功函数金属层194b还包括掺杂剂(例如,在本案说明中为氧)之外,底部功函数金属层194a和顶部功函数金属层194b具有相同的材料。因此,底部功函数金属层194a和顶部功函数金属层194b具有不同的基团电负度。在这种情况下,顶部功函数金属层194b比底部功函数金属层194a更具负电性。因此,偶极(如图3B所示)形成在底部功函数金属层194a和顶部功函数金属层194b的界面处。偶极从顶部功函数金属层194b指向底部功函数金属层194a。这些偶极提升顶部功函数金属层194b的能带,使得顶部功函数金属层194b的能带接近导带(conduction band,Ec)。利用这种配置,可减少顶部功函数金属层194b的有效功函数,并且可以相应地调整金属栅极堆叠Gn的临界电压(Vt)。
偶极的强度取决于氧的浓度。当氧浓度增加时,顶部功函数金属层194b的能带更接近导带。在部分实施例中,顶部功函数金属层194b是W1-x-yNxOy,其中x和y是原子浓度。在部分实施例中,x为0至约0.5,并且y大于0且小于或等于约0.3。如果y大于约0.3,则顶部功函数金属层194b的电阻可能会太高。
在部分实施例中,顶部功函数金属层194b的厚度T4大于底部功函数金属层194a的厚度T3。也就是说,顶部功函数金属层194b主导成对功函数金属层194n的有效功函数。在部分实施例中,厚度T3与T4的比例在约0.025至约1的范围内。如果此比例大于1,则底部功函数金属层194a将主导有效功函数。如果此比例小于0.025,则由于用来沉积填充金属的剩余开口174的体积较小,金属栅极的电阻将变大。
在P型装置10中,成对功函数金属层184p具有厚层(即,在本案说明中为顶部功函数金属层184b)和薄层(即,在本案说明中为底部功函数金属层184a)。薄层具有高于厚层的基团电负度。此外,具有较高基团电负度的金属层(即,在本案说明中为底部功函数金属层184a)位于栅极介电层182和具有较低基团电负度的金属层(即,在本案说明中为顶部功函数金属层184b)之间。
相反地,在N型装置20中,成对功函数金属层194n具有厚层(即,在本案说明中为顶部功函数金属层194b)和薄层(即,在本案说明中为底部功函数金属层194a)。薄层具有低于厚层的基团电负度。此外,具有较低基团电负度的金属层(即,在本案说明中为底部功函数金属层194a)位于栅极介电层192和具有较高基团电负度的金属层(即,在本案说明中为顶部功函数金属层194b)之间。
在方法M10的操作S30中,在层间介电质170中形成多个接触件105,如图2N所示。具体来说,透过各种方法(包括干式蚀刻、湿式蚀刻或干式蚀刻和湿式蚀刻的组合)部分地去除层间介电质170以形成多个开口176。开口176延伸穿过层间介电质170并暴露磊晶结构150或155。
接触件105分别地形成在开口176中并且在磊晶结构150或155上方。接触件105分别地并且电连接到磊晶结构150或155。接触件105可以包括阻挡层和形成在阻挡层上的填充材料。在部分实施例中,可以在开口176中填充金属材料,并且透过执行平坦化制程来去除过量的金属材料部分以形成填充材料。在部分实施例中,阻挡层可包括一层或多层材料(例如,钛、氮化钛、钛钨或其组合)。在部分实施例中,填充材料可以由例如钨、铝、铜或其他合适的材料制成。
根据前述实施例,金属栅极堆叠包括至少一对功函数金属层。功函数金属层具有不同的基团电负度。因此,偶极会形成在这两个功函数金属层的界面处。偶极的强度与金属栅极堆叠的有效功函数有关。如此,透过调整功函数金属层基团电负度(例如,掺杂至少一个功函数金属层),可以调整金属栅极堆叠的有效功函数。此外,P型装置和N型装置中的偶极方向彼此相反。
在一些其他实施例中,可以以其他方式执行图1B中方法M10的操作S28。例如,金属栅极堆叠Gn可以形成在金属栅极堆叠Gp之前。也就是说,可以在图2H至图2J制程之前执行图2K至图2M中的制程。
可以以其他方式进一步执行图1B中方法M10的操作S28。图4A至图4F分别绘示根据本公开的部分实施例中,处于各个阶段的半导体装置的横截面图。在各种视图和说明性实施例中,相同的附图标记用于表示相同的元件。呈现的实施例可以重复图2A至图2N中使用的附图标记和/或字母。此重复是为了简单和清楚的目的,并且本身并不表示所讨论的各种实施例和/或配置之间的关系。在下面的实施例中,将不再重复前面描述的结构和材料细节,并且仅提供展示图4A至图4F的半导体装置的进一步的信息。
在部分实施例中,预先执行图2A至图2H的制造过程。由于相关的制造细节类似于图2A至图2H,因此,在下文中将不再重复这方面的描述。参考图4A。在开口172中形成栅极介电层212'。栅极介电层212'和182'(参见图2I)可以具有相同或相似的材料和/或制造制程,因此在下文中将不再重复其细节。
然后,在栅极介电层212'上保形地形成底部功函数金属层214a'。底部功函数金属层214a'和顶部功函数金属层184b'(参见图2I)可以具有相同或相似的材料和/或制造过程,因此在下文中将不再重复其细节。在图4A中,底部功函数金属层214a'具有厚度T5。在部分实施例中,厚度T5在约0.1nm至约10nm的范围内。
然后,在底部功函数金属层214a'上保形地形成顶部功函数金属层214b'。可以透过物理气相沉积、化学气相沉积、金属有机化学气相沉积或原子层沉积来沉积顶部功函数金属层214b'。在部分实施例中,顶部功函数金属层214b'是具有掺杂剂的底部功函数金属层214a'。也就是说,顶部功函数金属层214b'包括与底部功函数金属层214a'相同的材料,并且还包括掺杂剂。例如,底部功函数金属层214a'可以是WNx,且顶部功函数金属层214b'可以是WNxCz,其中掺杂剂是碳。在图4A中,顶部功函数金属层214b'具有厚度T6。在部分实施例中,厚度T6在约0.1nm至约10nm的范围内。
在部分实施例中,为了掺杂顶部功函数金属层214b'的单层,可以将含碳前驱物添加到腔室中以增加单层中的碳含量。或者,可以将制程气体注入到原子层沉积处理室中。制程气体是含碳气体。
在部分实施例中,由于底部功函数金属层214a'和顶部功函数金属层214b'包括相同的元素(例如,钨(W)和氮(N)),因此可以原位形成底部功函数金属层214a'和顶部功函数金属层214b'。然而,在一些其他实施例中,可以非原位形成底部功函数金属层214a'和顶部功函数金属层214b'。
然后,在顶部功函数金属层214b'上用填充金属216'填充剩余开口172。在部分实施例中,填充金属216'包括与顶部功函数金属层214b'相同的金属(例如,在本案说明中为钨(W))。也就是说,可以透过使用相同的前驱物形成填充金属216'和顶部功函数金属层214b'。可透过原子层沉积、物理气相沉积、化学气相沉积或其他合适的制程沉积填充金属216'。
参考图4B,使用化学机械平坦化制程去除过量的填充金属216'、底部功函数金属层214a'、顶部功函数金属层214b'和栅极介电层212',以提供实质上平坦的上表面。在开口172中,剩余的填充金属216、剩余的底部功函数金属层214a、剩余的顶部功函数金属层214b和剩余的栅极介电层212形成P型装置10的栅极堆叠Gp'。此外,底部功函数金属层214a和顶部功函数金属层214b形成一对功函数金属层214p,并且顶部功函数金属层214b与底部功函数金属层214a接触。
图5A是图4B中半导体鳍片116、底部功函数金属层214a和顶部功函数金属层214b的能带图。如图4B和图5A所示,除了顶部功函数金属层214b还包括掺杂剂(例如,在本案说明中为碳)之外,顶部功函数金属层214b和底部功函数金属层214a具有相同的材料。因此,顶部功函数金属层214b和底部功函数金属层214a具有不同的基团电负度。在本案说明中,由于碳的基团电负度为约2.05,并且氮的基团电负度为约3.04,因此顶部功函数金属层214b比底部功函数金属层214a更具正电性。因此,偶极(如图5A所示)形成在顶部功函数金属层214b和底部功函数金属层214a的界面处。偶极从底部功函数金属层214a指向顶部功函数金属层214b。这些偶极降低顶部功函数金属层214b的能带,使得顶部功函数金属层214b的能带接近价带(Ev)。利用这种配置,顶部功函数金属层214b的有效功函数增加,并且可以相应地调整金属栅极堆叠Gp'的临界电压(Vt)。
偶极的强度取决于碳的浓度。当碳浓度增加时,顶部功函数金属层214b的能带更接近价带。在部分实施例中,顶部功函数金属层214b是W1-x-zNxCz,其中x和z是原子浓度。在部分实施例中,x为0至约0.5,并且z大于0且小于或等于约0.5。
在部分实施例中,顶部功函数金属层214b的厚度T6大于底部功函数金属层214a的厚度T5。也就是说,顶部功函数金属层214b主导成对功函数金属层214p的有效功函数。在部分实施例中,厚度T5与T6的比例在约0.025至约1的范围内。如果此比例大于1,则底部功函数金属层214a将主导有效功函数。如果此比例小于0.025,则由于用来沉积填充金属的剩余开口172的体积较小,金属栅极的电阻将变大。
参考图4C,在基板110的P型区域112上方形成另一遮罩M4,并且移除虚设栅极堆叠130n以形成具有间隔物结构140作为侧壁的开口174。
参考图4D,在形成开口174之后,移除图4C的遮罩M4。然后,在开口174中形成栅极介电层222'。栅极介电层222'和182'(参见第2I图)可以具有相同或相似的材料和/或制造制程,因此在下文中将不再重复其细节。然后,在栅极介电层222'上保形地形成底部功函数金属层224a'。底部功函数金属层224a'和顶部功函数金属层214b'(参见图4A)可以具有相同或相似的材料和/或制造过程,因此在下文中将不再重复其细节。在第4D图中,底部功函数金属层224a'具有厚度T7。在部分实施例中,厚度T7在约0.1nm至约10nm的范围内。
然后,在底部功函数金属层224a'上保形地形成顶部功函数金属层224b'。顶部功函数金属层224b'和底部功函数金属层214a'(参见图4A)可以具有相同或相似的材料和/或制造过程,使得在下文中将不再重复其细节。在图4D中,顶部功函数金属层224b'具有厚度T8。在部分实施例中,厚度T8在约0.1nm至约10nm的范围内。
在部分实施例中,由于底部功函数金属层224a'和顶部功函数金属层224b'包括相同的元素(例如,钨(W)和氮(N)),因此,可以原位形成底部功函数金属层224a'和顶部功函数金属层224b'。然而,在一些其他实施例中,可以非原位形成底部功函数金属层224a'和顶部功函数金属层224b'。
然后,在顶部功函数金属层224b'上用填充金属226'填充剩余开口174。在部分实施例中,填充金属226'包括与顶部功函数金属层224b'相同的金属(例如,在本案说明中为W)。如此,可以使用相同的前驱物形成填充金属226'和顶部功函数金属层224b'。可透过原子层沉积、物理气相沉积、化学气相沉积或其他合适的制程沉积填充金属226'。
参考图4E,使用化学机械平坦化制程去除过量的填充金属226'、顶部功函数金属层224b'、底部功函数金属层224a'和栅极介电层222',以提供实质上平坦的上表面。在开口174中,剩余的填充金属226、剩余的顶部功函数金属层224b、剩余的底部功函数金属层224a和剩余的栅极介电层222形成N型装置20的栅极堆叠Gn'。此外,顶部功函数金属层224b和底部功函数金属层224a形成一对功函数金属层224n,并且顶部功函数金属层224b与底部功函数金属层224a接触。
图5B是图4E中的半导体鳍片118、底部功函数金属层224a和顶部功函数金属层224b的能带图。如图4E和图5B所示,除了底部功函数金属层224a还包括掺杂剂(例如,在本案说明中为碳)之外,底部功函数金属层224a和顶部功函数金属层224b具有相同的材料。因此,底部功函数金属层224a和顶部功函数金属层224b具有不同的基团电负度。在本案说明中,由于碳的基团电负度为约2.05,并且氮的基团电负度为约3.04,因此,底部功函数金属层224a比顶部功函数金属层224b更具正电性。因此,偶极(图5B中所示)形成在底部功函数金属层224a和顶部功函数金属层224b的界面处。偶极从顶部功函数金属层224b指向底部功函数金属层224a。这些偶极提升顶部功函数金属层224b的能带,使得顶部功函数金属层224b的能带接近导带(Ec)。利用这种配置,可减少顶部功函数金属层224b的有效功函数,并且可以相应地调整金属栅极堆叠Gn'的临界电压(Vt)。
偶极的强度取决于碳的浓度。当碳的浓度增加时,顶部功函数金属层224b的能带更接近导带。在部分实施例中,掺杂的顶部功函数金属层224b是W1-x-zNxCz,其中x和z是原子浓度。在部分实施例中,x为0至约0.5,并且z大于0且小于或等于约0.5。
在部分实施例中,顶部功函数金属层224b的厚度T8大于底部功函数金属层224a的厚度T7。也就是说,顶部功函数金属层224b主导成对功函数金属层224n的有效功函数。在部分实施例中,厚度T7与T8的比例在约0.025至约1的范围内。如果此比例大于1,则底部功函数金属层224a将主导有效功函数。如果此比例小于0.025,则由于用来沉积填充金属的剩余开口174的体积较小,金属栅极的电阻将变大。
在P型装置10中,成对功函数金属层214p具有厚层(即,在本案说明中为顶部功函数金属层214b)和薄层(即,在本案说明中为底部功函数金属层214a)。薄层具有高于厚层的基团电负度。此外,具有较高基团电负度的金属层(即,在本案说明中为底部功函数金属层214a)位于栅极介电层212和具有较低基团电负度的金属层(即,在本案说明中为顶部功函数金属层214b)之间。
相反地,在N型装置20中,成对功函数金属层224n具有厚层(即,在本案说明中为顶部功函数金属层224b)和薄层(即,在本案说明中为底部功函数金属层224a)。薄层具有低于厚层的基团电负度。此外,具有较低基团电负度的金属层(即,在本案说明中为底部功函数金属层224a)位于栅极介电层222和具有较高基团电负度的金属层(即,在本案说明中为顶部功函数金属层224b)之间。
在方法M10的操作S30中,在层间介电质170中形成多个接触件105,如图4F所示。图4F和图2N中的接触件105可以具有相同或相似的材料和/或制造过程,因此在下文中将不再重复其细节。
在一些其他实施例中,可以以其他方式执行图1B中的方法M10的操作S28。例如,可以在金属栅极堆叠Gp'之前形成金属栅极堆叠Gn'。也就是说,可以在图2H和图4A至图4B的制程之前执行图4C至图4E。
在一些其他实施例中,P型装置10和N型装置20中掺杂的功函数金属层可以具有不同的掺杂剂。图6和图7分别绘示根据本公开的部分实施例中半导体装置的横截面图。在图6中,P型装置10包括金属栅极堆叠Gp,其中金属栅极堆叠Gp的成对功函数金属层中掺杂剂是氧。N型装置20包括金属栅极堆叠Gn',其中金属栅极堆叠Gn'的成对功函数金属层中掺杂剂是碳。在图7中,P型装置10包括金属栅极堆叠Gp',其中金属栅极堆叠Gp'的成对功函数金属层中掺杂剂是碳。N型装置20包括金属栅极堆叠Gn,其中金属栅极堆叠Gn的成对功函数金属层中掺杂剂是氧。
应注意,前述实施例是说明性的,并不应限制本公开。在一些其他实施例中,顶部功函数金属层和底部功函数金属层皆可以包括(不同的或相同的)掺杂剂。例如,对于P型装置10,底部功函数金属层184a(214a)是W1-x1-y1-z1Nx1Oy1Cz1,并且顶部功函数金属层184b(214b)是W1-x2-y2-z2Nx2Oy2Cz2。在部分实施例中,x1为0至约0.5,y1大于或等于0且小于或等于约0.3,z1大于或等于0且小于或等于约0.5,x2为0至约0.5,y2大于或等于0且小于或等于约0.3,并且z2大于或等于0且小于或等于约0.5。在部分实施例中,y2小于y1,并且z2大于z1。只要底部功函数金属层184a(214a)具有高于顶部功函数金属层184b(214b)的基团电负度,则其实施例落入本公开的范围内。此外,P型装置10的金属栅极堆叠可以包括多个功函数金属层(多于两层),其中较低功函数金属层具有高于较高功函数金属层的基团电负度。此外,较高功函数金属层比较低功函数金属层厚。
此外,对于N型装置20,底部功函数金属层194a(224a)是W1-x3-y3-z3Nx3Oy3Cz3,且顶部功函数金属层194b(224b)是W1-x4-y4-z4Nx4Oy4Cz4。在部分实施例中,x3为0至约0.5,y3大于或等于0且小于或等于约0.3,z3大于或等于0且小于或等于约0.5,x4为0至约为0.5,y4大于或等于0且小于或等于约0.3,并且z4大于或等于0且小于或等于约0.5。在部分实施例中,y4大于y3,并且z4小于z3。只要底部功函数金属层194a(224a)具有低于顶部功函数金属层194b(224b)的基团电负度,则其实施例落入本公开的范围内。此外,N型装置20的金属栅极堆叠可以包括多个功函数金属层(多于两层),其中较低功函数金属层具有低于较高功函数金属层的电负度。此外,较高功函数金属层比较低功函数金属层厚。
基于以上讨论,可以看出本公开提供了益处。然而,应该理解,其他实施例可以提供额外的益处,并且并非所有益处都必须在此公开,并且并非所有实施例都需要特定的益处。其中一个益处是可以透过调整功函数金属层的掺杂剂浓度来调节金属栅极堆叠的临界电压。另一个益处是可以原位沉积功函数金属层。此外,可以使用具有不同掺杂剂之相同的材料来实现P型装置和N型装置之金属栅极堆叠的临界电压。
根据部分实施例,半导体装置包括基板、栅极堆叠和磊晶结构。栅极堆叠在基板上并且包括栅极介电层、底部功函数金属层、顶部功函数金属层和填充金属。底部功函数金属层位于栅极介电层上方。顶部功函数金属层在底部功函数金属层上方并与底部功函数金属层接触。顶部函数金属层和底部功函数金属层中的至少一个包括掺杂剂,并且顶部功函数金属层比底部功函数金属层厚。填充金属位于顶部功函数金属层上方。磊晶结构在基板上方并与栅极堆叠相邻。
于一些实施例中,半导体装置中底部功函数金属层和填充金属包含相同的金属。
于一些实施例中,半导体装置中顶部功函数金属层和底部功函数金属层包含相同的金属。
于一些实施例中,半导体装置是P型装置,并且底部功函数金属层的基团电负度高于顶部功函数金属层的基团电负度。
于一些实施例中,半导体装置中底部功函数金属层包含掺杂剂,并且掺杂剂是氧。
于一些实施例中,半导体装置中顶部功函数金属层包含掺杂剂,并且掺杂剂是碳。
于一些实施例中,半导体装置是N型装置,底部功函数金属层包含W1-x1-y1-z1Nx1Oy1,并且顶部功函数金属层包含W1-x2-y2-z2Nx2Oy2,其中y2大于y1。
于一些实施例中,半导体装置是N型装置,底部功函数金属层包含W1-x1-y1-z1Nx1Cz1,并且顶部功函数金属层包含W1-x2-y2-z2Nx2Cz2,其中z2小于z1。
于一些实施例中,半导体装置是N型装置,底部功函数金属层包含W1-x1-y1- z1Nx1Oy1Cz1,并且顶部功函数金属层包含W1-x2-y2-z2Nx2Oy2Cz2,其中y2大于y1,z2小于z1。
于一些实施例中,半导体装置中顶部功函数金属层和底部功函数金属层均包含钨。
根据部分实施例,半导体装置包括P型装置和N型装置。P型装置包括第一金属栅极,其中第一金属栅极包括第一底部功函数金属层和在第一底部功函数金属层上方的第一顶部功函数金属层。第一底部功函数金属层的基团电负度高于第一顶部功函数金属层的基团电负度。N型装置与P型装置相邻,并且包括第二金属栅极,其中第二金属栅极包括第二底部功函数金属层和在第二底部功函数金属层上方的第二顶部功函数金属层。第二底部功函数金属层的基团电负度低于第二顶部功函数金属层的基团电负度。
于一些实施例中,半导体装置中第一底部功函数金属层和第二顶部功函数金属层包含相同的金属。
于一些实施例中,半导体装置中第一顶部功函数金属层和第二底部功函数金属层包含相同的掺杂剂。
于一些实施例中,半导体装置中第一顶部功函数金属层和第二顶部功函数金属层包含不同的掺杂剂。
根据部分实施例,用于制造半导体装置的方法包括在基板上形成虚设栅极。在基板上形成层间介电质并围绕虚设栅极。移除虚设栅极以在层间介电质中形成开口。在开口中形成栅极介电层。在栅极介电层上形成一对掺杂的功函数金属层。此对掺杂的功函数金属层包括底部功函数金属层和顶部功函数金属层。在顶部功函数金属层上形成填充金属。此对掺杂的功函数金属层和填充金属包括相同的金属。
于一些实施例中,形成成对掺杂的功函数金属层包含掺杂氧。
于一些实施例中,形成成对掺杂的功函数金属层包含掺杂碳。
于一些实施例中,顶部和底部功函数金属层在一相同的腔室中形成。
于一些实施例中,透过提供相同的前驱物来形成顶部功函数金属层和填充金属。
于一些实施例中,顶部功函数金属层和底部功函数金属层具有不同的厚度。
以上概述了若干实施例的特征,使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应该理解,他们可以容易地使用本公开作为设计或修改其他制程和结构的基础,以实现相同的目的和/或实现与本文介绍的实施例相同的优点。本领域技术人员还应该理解,这样的等同构造不脱离本公开的精神和范围,并且在不脱离本公开的精神和范围的情况下,他们可以进行各种改变、替换和变更。

Claims (1)

1.一种半导体装置,其特征在于,包括:
一P型装置,包含:
一第一金属栅极,包含一第一底部功函数金属层和位于该第一底部功函数金属层上的一第一顶部功函数金属层,其中该第一底部功函数金属层的一基团电负度高于该第一顶部功函数金属层的一基团电负度;以及
一N型装置,与该P型装置相邻,包含:
一第二金属栅极,包含一第二底部功函数金属层和位于该第二底部功函数金属层上的一第二顶部功函数金属层,其中该第二底部功函数金属层的一基团电负度低于该第二顶部功函数金属层的一基团电负度。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220336640A1 (en) * 2021-04-14 2022-10-20 Taiwan Semiconductor Manufacturing Co., Ltd. Undoped Region Under Source/Drain And Method Forming Same

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8815690B2 (en) * 2011-03-01 2014-08-26 Tsinghua University Tunneling device and method for forming the same
US8872286B2 (en) * 2011-08-22 2014-10-28 United Microelectronics Corp. Metal gate structure and fabrication method thereof
CN103311281B (zh) * 2012-03-14 2016-03-30 中国科学院微电子研究所 半导体器件及其制造方法
US9196546B2 (en) * 2013-09-13 2015-11-24 United Microelectronics Corp. Metal gate transistor
US10644153B2 (en) * 2016-02-25 2020-05-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for fabricating the same
KR102481478B1 (ko) * 2016-06-16 2022-12-26 삼성전자 주식회사 반도체 장치들 및 그 형성 방법
US10553700B2 (en) * 2018-05-29 2020-02-04 International Business Machines Corporation Gate cut in RMG

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