JP2002009163A - ＳｉＧｅ統合機構を使用した積層ダブル・ポリシリコン／ＭＯＳコンデンサの作製方法 - Google Patents

ＳｉＧｅ統合機構を使用した積層ダブル・ポリシリコン／ＭＯＳコンデンサの作製方法

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JP2002009163A
JP2002009163A JP2001113510A JP2001113510A JP2002009163A JP 2002009163 A JP2002009163 A JP 2002009163A JP 2001113510 A JP2001113510 A JP 2001113510A JP 2001113510 A JP2001113510 A JP 2001113510A JP 2002009163 A JP2002009163 A JP 2002009163A
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polysilicon layer
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capacitor
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ダグラス・ディ・クールバーグ
James Stuart Dunn
ジェームス・スチュアート・ダン
Onge Stephen Arthur St
ステファン・アーサー・セント・オンジ
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Abstract

(57)【要約】 【課題】表面に第１導電型領域が形成された半導体基板
を含むＢｉＣＭＯＳデバイスのコンポーネントとして有
用な積層ダブル・ポリシリコン／ＭＯＳコンデンサを提
供すること。 【解決手段】半導体基板上に、第１導電型領域に重なる
ゲート酸化物が形成される。少なくともゲート酸化層上
に、Ｎ型ドーパントまたはＰ型ドーパントでドープされ
た第１ポリシリコン層が形成される。第１ポリシリコン
層上に誘電層が形成される。誘電層上に、第１ポリシリ
コン層と同じドーパントまたは異なるドーパントでドー
プされた第２ポリシリコン層が形成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＢｉＣＭＯＳ、す
なわちバイポーラ相補型金属酸化膜半導体（ＣＭＯＳ：
complementary metal oxide semiconductor）デバイス
に関して、特にコンデンサ部分に積層ダブル・ポリシリ
コン（Poly-Poly）／金属酸化膜半導体（ＭＯＳ）コン
デンサ・コンポーネントが含まれるＢｉＣＭＯＳデバイ
スに関する。本発明はまた、処理ステップを様々なＢｉ
ＣＭＯＳ統合機構に組み込むことのできる積層ダブル・
ポリシリコン／ＭＯＳコンデンサを作製する方法を提供
する。
【０００２】
【従来の技術】半導体デバイスの生産では、複雑なアナ
ログ／デジタル・サブシステムを１つのチップに統合す
るため、ＣＭＯＳ（相補型金属酸化膜半導体）やＢｉＣ
ＭＯＳ（バイポーラ・デバイスと相補型金属酸化膜半導
体）の技術が広く利用されている。通常、このようなサ
ブシステムでは高精度コンデンサが必要である。
【０００３】ダブル・ポリシリコン・コンデンサ、ＭＯ
Ｓコンデンサ（拡散ポリシリコン・コンデンサともい
う）、ダブル・メタル・コンデンサ等、数種類のコンデ
ンサが利用できる。現世代の統合デバイスの高精度コン
デンサに対する需要を満たすため、ダブル・ポリシリコ
ン・コンデンサがますます用いられるようになってい
る。
【０００４】ダブル・ポリシリコン・コンデンサは、高
精度にもかかわらず、高コストと理想的コンデンサ特性
の折衷物である。つまり比較的構成しやすく、電気特性
はＭＯＳコンデンサより良好であるが、ダブル・メタル
・コンデンサには劣る。ただしダブル・メタル・コンデ
ンサは、ダブル・ポリシリコン・コンデンサよりはるか
に作製が困難である。
【０００５】更にダブル・ポリシリコン・コンデンサ
は、Ｖ−Ｃ関係がＭＯＳコンデンサよりリニアであるこ
とが知られている。ＭＯＳコンデンサの誘電性は、高ド
ープ拡散領域上に熱成長した酸化物による。逆にダブル
・ポリシリコン・コンデンサの誘電性は一般に、付着し
たＣＶＤ酸化物であり、得られる酸化物は、信頼性が求
められるため、熱酸化物で可能な厚みよりも厚くなる。
従って高キャパシタンス値は、一般にはダブル・ポリシ
リコン・コンデンサよりＭＯＳコンデンサにみられる。
【０００６】ダブル・ポリシリコン・コンデンサに関す
る前記の事柄を考慮すると、１単位面積当たりのキャパ
シタンスを改良したダブル・ポリシリコン・コンデンサ
が開発されれば極めて有益である。この目標は、本発明
によれば、ＭＯＳコンデンサ上部にダブル・ポリシリコ
ン・コンデンサを積層することにより達成される。この
ようなコンデンサは、複合信号や統合信号の用途に極め
て有用である。
【０００７】
【発明が解決しようとする課題】本発明の目的は、少な
くともダブル・ポリシリコン／ＭＯＳコンデンサを積層
したＢｉＣＭＯＳデバイスを提供することである。
【０００８】本発明の別の目的は、高キャパシタンスが
関連付けられた積層ダブル・ポリシリコン／ＭＯＳコン
デンサを提供することである。
【０００９】本発明の別の目的は、高電圧が関連付けら
れた積層ダブル・ポリシリコン／ＭＯＳコンデンサを提
供することである。
【００１０】更に本発明の別の目的は、既存のＢｉＣＭ
ＯＳ処理機構に容易に統合することのできるプロセス・
ステップにより作製可能な積層ダブル・ポリシリコン／
ＭＯＳコンデンサを提供することである。
【００１１】
【課題を解決するための手段】前記の利点は他の利点を
含めて、本発明によりＭＯＳコンデンサの上部電極をダ
ブル・ポリシリコン・コンデンサのベース電極として利
用して、ＭＯＳコンデンサ上部にダブル・ポリシリコン
・コンデンサを形成することによって達成される。
【００１２】本発明の態様では、前記の特徴を持つ積層
ダブル・ポリシリコン／ＭＯＳコンデンサが提供され
る。具体的には、本発明の積層ダブル・ポリシリコン／
ＭＯＳコンデンサは次を含む。表面に第１導電型の領域
が形成された半導体基板、前記半導体基板上に、前記第
１導電型領域に重ねて形成されたゲート酸化物、少なく
とも前記ゲート酸化物層上に、Ｎ型ドーパントまたはＰ
型ドーパントでドープされて形成された第１ポリシリコ
ン層、前記第１ポリシリコン層上に形成された誘電層、
及び前記誘電層上に、第１ポリシリコン層と同じドーパ
ントまたは異なるドーパントでドープされて形成された
第２ポリシリコン層。
【００１３】第１ポリシリコン層は、ＭＯＳコンデンサ
の上部電極として働く他、ダブル・ポリシリコン・コン
デンサのベース・プレートつまりベース電極としても働
くことに注意されたい。
【００１４】本発明の実施例では、第１ポリシリコン層
または第２ポリシリコン層はＳｉＧｅを含む。
【００１５】本発明のより好適な実施例では、第２ポリ
シリコン層はＳｉＧｅを含む。
【００１６】本発明の別の実施例では、第２ポリシリコ
ン層と第１導電型領域は第１電気ノードに接続され、第
１ポリシリコン層は第２電気ノードに接続される。この
並列配線で、本発明の積層ダブル・ポリシリコン／ＭＯ
Ｓコンデンサは高キャパシタンス・コンデンサとして働
く。なぜなら積層コンデンサ全体のキャパシタンスが、
個々のコンデンサ、つまりＭＯＳコンデンサとダブル・
ポリシリコン・コンデンサのキャパシタンスの合計に等
しいからである。
【００１７】更に本発明の別の実施例では、第１ポリシ
リコン層または第２ポリシリコン層のコンデンサは、第
１電気ノードに接続され、第１導電型領域は第２電気ノ
ードに接続される。この直列配線では、本発明の積層ダ
ブル・ポリシリコン／ＭＯＳコンデンサは高電圧コンデ
ンサとして働く。なぜなら２つのコンデンサ間に逆キャ
パシタンス関係があるからである。
【００１８】本発明の積層ダブル・ポリシリコン／ＭＯ
Ｓコンデンサは、ＢｉＣＭＯＳデバイスのコンポーネン
トとして用いられることに注意されたい。従って、本発
明の積層ダブル・ポリシリコン／ＭＯＳコンデンサは、
従来の相補型金属酸化膜半導体（ＣＭＯＳ）デバイス、
バイポーラ・デバイス、コンデンサ、及び通常はＢｉＣ
ＭＯＳデバイス内にある他の同様のデバイスとともに使
用できる。
【００１９】本発明の別の態様は、前記の積層ダブル・
ポリシリコン／ＭＯＳコンデンサを作製するプロセスに
関する。本発明のプロセスは、デバイス・コンポーネン
トの１つとして少なくとも本発明の積層ダブル・ポリシ
リコン／ＭＯＳコンデンサを含むＢｉＣＭＯＳデバイス
を提供するよう、既存のＢｉＣＭＯＳ処理機構に簡単に
実装することができる。具体的には、本発明の方法は次
のステップを含む。 ａ）第１導電型の領域を含む半導体基板の表面に、該第
１導電型領域に重なる酸化層を形成するステップ、 ｂ）少なくとも前記酸化層上に、Ｎ型ドーパントまたは
Ｐ型ドーパントでドープされた第１ポリシリコン層を形
成するステップ、 ｃ）前記第１ポリシリコン層上に誘電層を形成するステ
ップ、及び ｄ）前記誘電層上に、第１ポリシリコン層と同じドーパ
ントまたは異なるドーパントでドープされた第２ポリシ
リコン層を形成するステップ。
【００２０】前記の方法には、ステップｄ）の後に配線
ステップやパシベーション・ステップを加えることがで
きる。配線ステップは並列配線または直列配線を含む。
並列配線のとき、ダブル・ポリシリコン・コンデンサの
上部電極つまり第２ポリシリコン層は、ＭＯＳコンデン
サのベース・プレートつまり第１導電型の領域に、第１
電気ノードを通して接続され、第１ポリシリコン層は第
２電気ノードに接続される。直列配線の場合、ダブル・
ポリシリコン・コンデンサの上部電極またはダブル・ポ
リシリコン・コンデンサのベース・プレートは第１電気
ノードに、第１導電型領域は第２電気ノードにそれぞれ
接続される。
【００２１】
【発明の実施の形態】積層ダブル・ポリシリコン／ＭＯ
Ｓコンデンサ及びこれを作製する方法を提供する本発明
について各図を参照して説明する。図中の対応する類似
要素は同様の参照符号により示している。
【００２２】図４を参照する。本発明の基本の積層ダブ
ル・ポリシリコン／ＭＯＳコンデンサが示してある。図
の積層コンデンサは、ＢｉＣＭＯＳデバイスの１つのデ
バイス領域を表すことに注意されたい。バイポーラ・デ
バイス領域とＣＭＯＳデバイス領域を含む他のデバイス
領域は、図４に示す積層ダブル・ポリシリコン／ＭＯＳ
コンデンサに隣接して形成することができる。簡素化の
ため、ＢｉＣＭＯＳ構造の他のデバイス領域は省略して
ある。
【００２３】具体的に、図４の積層ダブル・ポリシリコ
ン／ＭＯＳコンデンサは半導体基板１０を含み、基板１
０はトレンチ分離領域１４と、基板の２つのトレンチ分
離領域間に形成された第１導電型領域１２を含む。トレ
ンチ分離領域を図に示し、ここで説明しているが、本発
明は周知の処理方法により作製されるＬＯＣＯＳ（loca
l oxidation of silicon）等、他のタイプの分離領域も
対象とする。トレンチ分離領域には、トレンチの下部と
側壁をライニングするライナ物質及び誘電充填物質を加
えることができる。積層ダブル・ポリシリコン／ＭＯＳ
コンデンサはまた、領域１２に重なるように基板表面に
形成される酸化層１６を含む。少なくとも酸化層１６上
に第１ポリシリコン層（Ｎ型ドープまたはＰ型ドープ）
１８が形成される。第１ポリシリコン層１８上には誘電
層２０が形成され、誘電層２０上には第２ポリシリコン
層（Ｎ型ドープまたはＰ型ドープ）２２が形成される。
図４でオプションのスペーサ２４は第２ポリシリコン層
２２上部及び第２ポリシリコン層２２と誘電層２０の側
壁上に位置する。オプションのスペーサ２４は、付着温
度約７００℃の高速熱化学蒸着（ＲＴＣＶＤ）法により
形成された窒化スペーサ及び他の方法により形成された
窒化スペーサを含む。
【００２４】図４に示した積層コンデンサ構造で、参照
符号１２、１６及び１８はＭＯＳコンデンサのコンポー
ネントを、参照符号１８、２０及び２２はダブル・ポリ
シリコン・コンデンサのコンポーネントをそれぞれ表
す。参照符号１８つまり第１ポリシリコン層は、ＭＯＳ
コンデンサとダブル・ポリシリコン・コンデンサに共有
される共通要素である。第１ポリシリコン層は従って、
ＭＯＳコンデンサの上部電極としても、ダブル・ポリシ
リコン・コンデンサのベース・プレートとしても働く。
【００２５】図４の積層ダブル・ポリシリコン／ＭＯＳ
コンデンサを作製する方法及び物質について詳しく説明
する。図１は、本発明のステップａ）で採用できる初期
半導体構造を示す。具体的には、図１の初期構造はトレ
ンチ分離領域１４と第１導電型領域（つまり高ドープ拡
散領域）１２を持つ半導体基板１０を含む。用語"高ド
ープ"は約１×１０19原子／ｃｍ3以上のドーパント濃度
を指し示す。領域１２のドーパントは、どのようなデバ
イスの作製が求められるかにより、Ｎ型ドーパントまた
はＰ型ドーパントになる。本発明の好適実施例では、領
域１２は重ドープＮ＋領域である。図１の構造はまた、
第１導電型領域に重なるよう基板表面に形成された酸化
層１６を含む。
【００２６】基板１０は、Ｓｉ、Ｇｅ、ＳｉＧｅ、Ｇａ
Ａｓ、ＩｎＡｓ、ＩｎＰ、他の全てのＩＩＩ−Ｖ化合物
半導体等、任意の複合半導体から構成される。Ｓｉ／Ｓ
ｉＧｅ、Ｓｉ／ＳｉＯ2／Ｓｉ（ＳＯＩ）等、同じ半導
体物質または異なる半導体物質を含む積層基板も本発明
の対象である。これら半導体物質のうち、基板はＳｉで
構成するのが望ましい。基板は最終的構造のＢｉＣＭＯ
Ｓに想定する、ＭＯＳデバイスの種類に応じてＰ型基板
またはＮ型基板になる。
【００２７】酸化層１６を除く図１の構造は、従来の周
知のステップにより形成される。例えば領域１２は従来
のイオン注入により、トレンチ分離領域１４は従来の周
知のトレンチ分離法によりそれぞれ形成される。このよ
うな処理ステップは周知の技術であり、詳細な説明は省
略する。ダブル・ポリシリコン／ＭＯＳコンデンサを形
成する次の処理ステップは、ＢｉＣＭＯＳデバイスの作
製時であればいつでも採用できることに注意されたい。
すなわち、本発明の積層ダブル・ポリシリコン／ＭＯＳ
コンデンサを作製する次のステップは、プロセスの任意
のステップ中、従来技術の任意のＢｉＣＭＯＳ処理機構
に統合することができる。
【００２８】酸化層１６は、化学蒸着（ＣＶＤ）、プラ
ズマＣＶＤ、スパッタリング等、従来の付着プロセスに
より基板表面に形成される。また熱成長も可能である。
【００２９】酸化層の形成に続いて、第１ポリシリコン
層１８（図２参照）が酸化層１６上に形成される。従っ
て、第１ポリシリコン層は酸化層を囲むように、つまり
カプセル化するように形成される。第１ポリシリコン層
１８は重ドープ層である。具体的には、第１ポリシリコ
ン層１８は濃度約１×１０19原子／ｃｍ3乃至約５×１
０21原子／ｃｍ3以上のＮ型ドーパントまたはＰ型ドー
パントを含む。第１ポリシリコン層のドーパント濃度
は、好適には約１×２０20原子／ｃｍ3乃至約１×１０
21原子／ｃｍ3である。本発明の実施例で、第１ポリシ
リコン層はＳｉＧｅを含む。本発明の別の実施例では第
１ポリシリコン層は重ドープＮ＋層である。
【００３０】図２に示す第１ポリシリコン層は、ＣＶ
Ｄ、プラズマＣＶＤ、スパッタリング、スピンオン・コ
ーティング、蒸着、他の同様の付着プロセス等、従来技
術で周知の付着方法により形成される。ドーピングは従
来のイオン注入ステップにより、ポリシリコン層の付着
後に行える。また従来のドーピング付着プロセスにより
その場で行うこともできる。ポリシリコン層の（ドープ
または非ドープ）形成後、ポリシリコン層を、リソグラ
フィ、エッチング等、従来のパターン法により任意にパ
ターン化することができる。プロセスのこの時点で行わ
れるエッチング・ステップは、ＳｉＯ2に比べてポリシ
リコンの除去時に選択性が高い反応性イオン・エッチン
グ（ＲＩＥ）プロセスである。この時点で、化学的湿式
エッチング・プロセスにより酸化層１６の露出部分を取
り除くことができる。
【００３１】第１ポリシリコン層１８の厚みは、本発明
には重要ではないが、通常は約１０００Å乃至約２００
０Åである。ここでも、第１ポリシリコン層はＭＯＳコ
ンデンサの上部電極及びダブル・ポリシリコン・コンデ
ンサのベース・プレートとしてあることを強調しておき
たい。
【００３２】本発明の次のステップを図３に示す。具体
的には、図３は第１ポリシリコン層１８表面上の誘電層
２０の形成を示す。誘電層は、ＣＶＤ、プラズマＣＶ
Ｄ、スパッタリング、蒸着、スピンオン・コーティング
等、従来の付着方法により形成される。本発明の誘電層
２０としては、第１ポリシリコン層と第２ポリシリコン
層間の誘電体として働く任意の物質を採用できる。誘電
体は、高誘電定数物質（ｋ＞７）または低誘電定数物質
（ｋ＝７以下）等である。本発明に採用できる誘電物質
の例として、ＳｉＯ2、Ｓｉ3Ｎ4、ポリアミド、ポリイ
ミド、Ｓｉ含有ポリマ、チタン酸バリウム・ストロンチ
ウム、ＴｉＯ2、Ｔａ2Ｏ5、他の同様の誘電物質等があ
る。
【００３３】本発明の実施例では、誘電層２０は、２０
００年２月２４日付米国特許出願第０９／５１２７２１
号に述べられているプロセスにより形成されるような高
温酸化物である。高温酸化物は、具体的には該米国特許
出願に述べられている高速熱ＣＶＤプロセスにより形成
される。
【００３４】誘電層の厚みは、後に作製されるデバイス
の要求キャパシタンスによる。通常、誘電層２０の厚み
は約３０Å乃至約１０００Å、好適には約１００Å乃至
約２００Åの範囲である。
【００３５】次に、図４に示すように、誘電層２０上に
第２ポリシリコン層２２が形成される。第２ポリシリコ
ン層２２は、第１ポリシリコン層１８と同様、濃度約１
×１０19原子／ｃｍ3以上のＮ型ドーパントまたはＰ型
ドーパントを含む重ドープ層である。第２ポリシリコン
層のドーパント濃度はより好適には、約１×１０20原子
／ｃｍ3乃至約１×２０21原子／ｃｍ3である。第２ポリ
シリコン層のドーパントは第１ポリシリコン層と同じド
ーパントでも異なるドーパントでもよい。第２ポリシリ
コン層のドーパントは、本発明の好適実施例では第１ポ
リシリコン層のドーパントと異なる。第２ポリシリコン
層は、本発明のより好適な実施例では（Ｎ型ドープまた
はＰ型ドープの）ＳｉＧｅを含む。また本発明の別の実
施例の第２ポリシリコン層は重Ｐ＋ＳｉＧｅ層である。
【００３６】図４の第２ポリシリコン層は、ＣＶＤ、プ
ラズマＣＶＤ、スパッタリング、スピンオン・コーティ
ング、蒸着、他の同様な付着プロセス等、従来の周知の
付着法により形成される。ドーピングは、ポリシリコン
層の付着後に、従来のイオン注入ステップにより行え
る。またその場ドーピング付着プロセスにより、その場
でドーピングを行ってもよい。第２ポリシリコン層の
（ドープまたは非ドープ）形成後、リソグラフィ、エッ
チング等、従来のパターン化法によりポリシリコン層を
任意パターン化することができる。プロセスのこの時点
で行うエッチング・ステップは、誘電物質に比べて、ポ
リシリコンの除去時に選択性が高い。
【００３７】第２ポリシリコン層の厚みは本発明には重
要ではなく、第１ポリシリコン層と同じでよく、異なる
厚みでもよい。具体的には、第２ポリシリコン層の厚み
は、約５００Å乃至約３０００Åである。第２ポリシリ
コン層はダブル・ポリシリコン・コンデンサの上部電極
であることに注意されたい。
【００３８】図４はまた、従来の付着法とエッチングに
より形成されるオプションの窒化スペーサ２４を示す。
オプションの窒化スペーサはまた、ＲＴＣＶＤ法により
形成することもできる。その場合付着温度は約７００℃
である。本発明のこの時点で行われるエッチング・ステ
ップは、ポリシリコンに比べて窒化物の除去時に選択性
が高い。
【００３９】積層ダブル・ポリシリコン／ＭＯＳコンデ
ンサの形成後、ＢｉＣＭＯＳデバイスの他の領域を作製
する他の処理ステップを実行できる。
【００４０】図４の積層コンデンサは、当業者には周知
の従来の配線方法により、大容量コンデンサまたは高電
圧コンデンサを形成するよう配線することができる。具
体的には、第２ポリシリコン層２２と領域１２を第１電
気ノードに接続し、第１ポリシリコン層を偏倚可能な第
２電気ノードに、第１ポリシリコン層（例えば層１８）
を接続することによって大容量コンデンサを形成でき
る。この並列配線で、積層コンデンサのキャパシタンス
は、ＭＯＳコンデンサとダブル・ポリシリコン・コンデ
ンサのキャパシタンスの合計に等しくなる。
【００４１】また高電圧コンデンサは、第２ポリシリコ
ン層２２または第１ポリシリコン層１８を第１電気ノー
ドに接続し、ＭＯＳコンデンサのベース・プレートつま
り領域１２を第２電気ノードに接続することによって形
成することができる。好適実施例では、第２ポリシリコ
ン層２２は第１電気ノードに接続され、領域１２は第２
電気ノードに接続され、第１ポリシリコン層１８はフロ
ーティング・ポリシリコン層になる。このような直列配
線のキャパシタンスは、２つのコンデンサ間で逆の関係
になり、得られる積層コンデンサは、いずれかのコンデ
ンサが個別に用いられる場合より高い電圧用途に採用す
ることができる。
【００４２】本発明について、特に好適実施例を挙げて
説明したが、当業者には明らかなように、本発明の主旨
と範囲から逸脱することなく、形式と詳細について前記
及び他の変形が可能である。従って本発明は、ここに説
明した通りの形式と詳細に限定されることはなく、特許
請求の範囲内にあるとみなされる。
【００４３】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００４４】（１）積層ダブル・ポリシリコン／ＭＯＳ
コンデンサであって、表面に第１導電型領域が形成され
た半導体基板と、前記半導体基板上に形成され、前記第
１導電型領域に重なるゲート酸化物と、少なくとも前記
ゲート酸化層上に形成され、Ｎ型ドーパントまたはＰ型
ドーパントでドープされた第１ポリシリコン層と、前記
第１ポリシリコン層上に形成された誘電層と、前記誘電
層上に形成され、前記第１ポリシリコン層と同じドーパ
ントまたは異なるドーパントでドープされた第２ポリシ
リコン層と、を含む、コンデンサ。 （２）前記半導体基板は、Ｓｉ、Ｇｅ、ＳｉＧｅ、Ｇａ
Ａｓ、ＩｎＡｓ、ＩｎＰ、Ｓｉ／ＳｉＧｅ及びＳｉ／Ｓ
ｉＯ2／Ｓｉよりなるグループから選択された半導体物
質である、前記（１）記載の積層ダブル・ポリシリコン
／ＭＯＳコンデンサ。 （３）前記半導体基板はトレンチ分離領域を含む、前記
（１）記載の積層ダブル・ポリシリコン／ＭＯＳコンデ
ンサ。 （４）前記第１導電型領域は、ドーパント濃度約１×１
０19原子／ｃｍ3以上の高ドープ領域である、前記
（１）記載の積層ダブル・ポリシリコン／ＭＯＳコンデ
ンサ。 （５）前記ドーパントはＮ型ドーパントである、前記
（１）記載の積層ダブル・ポリシリコン／ＭＯＳコンデ
ンサ。 （６）前記第１ポリシリコン層はドーパント濃度約１×
１０19原子／ｃｍ3以上である、前記（１）記載の積層
ダブル・ポリシリコン／ＭＯＳコンデンサ。 （７）前記ドーパント濃度は約１×１０20原子／ｃｍ3
乃至約１×１０21原子／ｃｍ3である、前記（６）記載
の積層ダブル・ポリシリコン／ＭＯＳコンデンサ。 （８）前記第１ポリシリコン層はＳｉＧｅを含む、前記
（１）記載の積層ダブル・ポリシリコン／ＭＯＳコンデ
ンサ。 （９）前記第１ポリシリコン層はＮ＋ポリシリコンを含
む、前記（１）記載の積層ダブル・ポリシリコン／ＭＯ
Ｓコンデンサ。 （１０）前記第１ポリシリコン層は厚み約１０００Å乃
至約２０００Åである、前記（１）記載の積層ダブル・
ポリシリコン／ＭＯＳコンデンサ。 （１１）前記誘電層は、誘電定数が７を超える高誘電定
数物質を含む、前記（１）記載の積層ダブル・ポリシリ
コン／ＭＯＳコンデンサ。 （１２）前記誘電層は誘電定数７以下の低誘電定数物質
を含む、前記（１）記載の積層ダブル・ポリシリコン／
ＭＯＳコンデンサ。 （１３）前記誘電物質は高温酸化物を含む、前記（１）
記載の積層ダブル・ポリシリコン／ＭＯＳコンデンサ。 （１４）前記誘電層は厚み約３０Å乃至約１０００Åで
ある、前記（１）記載の積層ダブル・ポリシリコン／Ｍ
ＯＳコンデンサ。 （１５）前記第２ポリシリコン層はＳｉＧｅを含む、前
記（１）記載の積層ダブル・ポリシリコン／ＭＯＳコン
デンサ。 （１６）前記第２ポリシリコン層はＰ＋ＳｉＧｅを含
む、前記（１５）記載の積層ダブル・ポリシリコン／Ｍ
ＯＳコンデンサ。 （１７）前記第２ポリシリコン層はドーパント濃度約１
×１０19原子／ｃｍ3以上である、前記（１）記載の積
層ダブル・ポリシリコン／ＭＯＳコンデンサ。 （１８）前記ドーパント濃度は約１×１０20原子／ｃｍ
3乃至約１×１０21原子／ｃｍ3である、前記（１７）記
載の積層ダブル・ポリシリコン／ＭＯＳコンデンサ。 （１９）前記誘電層と前記第２ポリシリコン層の少なく
とも露出側壁上に形成された窒化スペーサを含む、前記
（１）記載の積層ダブル・ポリシリコン／ＭＯＳコンデ
ンサ。 （２０）前記第２ポリシリコン層と前記第１導電型領域
は第１電気ノードに接続され、前記第１ポリシリコン層
は第２電気ノードに接続された、前記（１）記載の積層
ダブル・ポリシリコン／ＭＯＳコンデンサ。 （２１）前記第２ポリシリコン層または前記第１ポリシ
リコン層は第１電気ノードに接続され、前記第１導電型
領域は第２電気ノードに接続された、前記（１）記載の
積層ダブル・ポリシリコン／ＭＯＳコンデンサ。 （２２）前記第２ポリシリコン層は前記第１電気ノード
に接続され、前記第２ポリシリコン層はフローティング
・ポリシリコン層である、前記（２１）記載の積層ダブ
ル・ポリシリコン／ＭＯＳコンデンサ。 （２３）なくとも前記（１）の積層コンデンサを含む、
ＢｉＣＭＯＳデバイス。 （２４）少なくとも１つのＣＭＯＳデバイスと少なくと
も１つのバイポーラ・デバイスを含む、前記（２３）記
載のＢｉＣＭＯＳデバイス。 （２５）積層ダブル・ポリシリコン／ＭＯＳコンデンサ
であって、表面にＮ＋領域が形成された半導体基板と、
前記半導体基板上に形成され、前記Ｎ＋領域に重なるゲ
ート酸化物と、少なくとも前記ゲート酸化層上に形成さ
れたＮ＋ポリシリコン層と、前記Ｎ＋ポリシリコン層上
に形成された誘電層と、前記誘電層上に形成されたＰ＋
ＳｉＧｅポリシリコン層と、を含む、コンデンサ。 （２６）積層ダブル・ポリシリコン／ＭＯＳコンデンサ
を作製する方法であって、 ａ）第１導電型領域を含む半導体基板の表面に、該第１
導電型領域に重なる酸化層を形成するステップと、 ｂ）少なくとも前記酸化層上に、Ｎ型ドーパントまたは
Ｐ型ドーパントでドープされた第１ポリシリコン層を形
成するステップと、 ｃ）前記第１ポリシリコン層上に誘電層を形成するステ
ップと、 ｄ）前記誘電層上に、前記第１ポリシリコン層と同じド
ーパントまたは異なるドーパントでドープされた第２ポ
リシリコン層を形成するステップと、を含む、方法。 （２７）前記酸化層は、ＣＶＤ、プラズマＣＶＤ、及び
スパッタリングからなるグループから選択された付着プ
ロセスにより形成される、前記（２６）記載の方法。 （２８）前記酸化層は熱成長プロセスにより形成され
る、前記（２６）記載の方法。 （２９）前記第１ポリシリコン層は付着プロセスとイオ
ン注入ステップにより形成される、前記（２６）記載の
方法。 （３０）前記第１ポリシリコン層はその場ドーピング付
着プロセスにより形成される、前記（２６）記載の方
法。 （３１）前記誘電層は、高速熱化学蒸着プロセスにより
形成された高温酸化物である、前記（２６）記載の方
法。 （３２）前記第２ポリシリコン層は付着プロセスとイオ
ン注入ステップにより形成された、前記（２６）記載の
方法。 （３３）前記第２ポリシリコン層はその場ドーピング付
着プロセスにより形成された、前記（２６）記載の方
法。 （３４）前記誘電層と前記第２ポリシリコン層の少なく
とも露出側壁上に窒化スペーサを形成するステップを含
む、前記（２６）記載の方法。 （３５）前記窒化スペーサは、温度約７００℃の高速熱
化学蒸着プロセスで形成される、前記（３４）記載の方
法。 （３６）配線ステップを含む、前記（２６）記載の方
法。 （３７）並列配線または直列配線のステップを含む、前
記（３６）記載の方法。
【図面の簡単な説明】
【図１】本発明の積層ダブル・ポリシリコン／ＭＯＳコ
ンデンサを作製する本発明の処理ステップを示す図であ
る。ＢｉＣＭＯＳデバイスのコンデンサ領域のみ示して
あり、バイポーラ・デバイス領域とＣＭＯＳデバイス領
域は見やすさのため省略してある。
【図２】本発明の積層ダブル・ポリシリコン／ＭＯＳコ
ンデンサを作製する本発明の処理ステップを示す図であ
る。ＢｉＣＭＯＳデバイスのコンデンサ領域のみ示して
あり、バイポーラ・デバイス領域とＣＭＯＳデバイス領
域は見やすさのため省略してある。
【図３】本発明の積層ダブル・ポリシリコン／ＭＯＳコ
ンデンサを作製する本発明の処理ステップを示す図であ
る。ＢｉＣＭＯＳデバイスのコンデンサ領域のみ示して
あり、バイポーラ・デバイス領域とＣＭＯＳデバイス領
域は見やすさのため省略してある。
【図４】本発明の積層ダブル・ポリシリコン／ＭＯＳコ
ンデンサを作製する本発明の処理ステップを示す図であ
る。ＢｉＣＭＯＳデバイスのコンデンサ領域のみ示して
あり、バイポーラ・デバイス領域とＣＭＯＳデバイス領
域は見やすさのため省略してある。
【符号の説明】
１０ 基板 １２ 領域 １４ トレンチ分離領域 １６ 酸化層 １８ 第１ポリシリコン層 ２０ 誘電層 ２２ 第２ポリシリコン層 ２４ スペーサ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ダグラス・ディ・クールバーグ アメリカ合衆国05452、バーモント州エセ ックス・ジャンクション、セージ・サーク ル 21 (72)発明者 ジェームス・スチュアート・ダン アメリカ合衆国05465、バーモント州ジェ リコー、オアー・ロード 75 (72)発明者 ステファン・アーサー・セント・オンジ アメリカ合衆国05446、バーモント州コル チェスター、プアー・ファーム・ロード 94 Ｆターム(参考） 5F038 AC05 AC10 AC17 5F048 AC05 AC10 BG01 BG13

Claims (37)

    【特許請求の範囲】
  1. 【請求項１】積層ダブル・ポリシリコン／ＭＯＳコンデ
    ンサであって、 表面に第１導電型領域が形成された半導体基板と、 前記半導体基板上に形成され、前記第１導電型領域に重
    なるゲート酸化物と、 少なくとも前記ゲート酸化層上に形成され、Ｎ型ドーパ
    ントまたはＰ型ドーパントでドープされた第１ポリシリ
    コン層と、 前記第１ポリシリコン層上に形成された誘電層と、 前記誘電層上に形成され、前記第１ポリシリコン層と同
    じドーパントまたは異なるドーパントでドープされた第
    ２ポリシリコン層と、 を含む、コンデンサ。
  2. 【請求項２】前記半導体基板は、Ｓｉ、Ｇｅ、ＳｉＧ
    ｅ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、Ｓｉ／ＳｉＧｅ及び
    Ｓｉ／ＳｉＯ2／Ｓｉよりなるグループから選択された
    半導体物質である、請求項１記載の積層ダブル・ポリシ
    リコン／ＭＯＳコンデンサ。
  3. 【請求項３】前記半導体基板はトレンチ分離領域を含
    む、請求項１記載の積層ダブル・ポリシリコン／ＭＯＳ
    コンデンサ。
  4. 【請求項４】前記第１導電型領域は、ドーパント濃度約
    １×１０19原子／ｃｍ3以上の高ドープ領域である、請
    求項１記載の積層ダブル・ポリシリコン／ＭＯＳコンデ
    ンサ。
  5. 【請求項５】前記ドーパントはＮ型ドーパントである、
    請求項１記載の積層ダブル・ポリシリコン／ＭＯＳコン
    デンサ。
  6. 【請求項６】前記第１ポリシリコン層はドーパント濃度
    約１×１０19原子／ｃｍ3以上である、請求項１記載の
    積層ダブル・ポリシリコン／ＭＯＳコンデンサ。
  7. 【請求項７】前記ドーパント濃度は約１×１０20原子／
    ｃｍ3乃至約１×１０21原子／ｃｍ3である、請求項６記
    載の積層ダブル・ポリシリコン／ＭＯＳコンデンサ。
  8. 【請求項８】前記第１ポリシリコン層はＳｉＧｅを含
    む、請求項１記載の積層ダブル・ポリシリコン／ＭＯＳ
    コンデンサ。
  9. 【請求項９】前記第１ポリシリコン層はＮ＋ポリシリコ
    ンを含む、請求項１記載の積層ダブル・ポリシリコン／
    ＭＯＳコンデンサ。
  10. 【請求項１０】前記第１ポリシリコン層は厚み約１００
    ０Å乃至約２０００Åである、請求項１記載の積層ダブ
    ル・ポリシリコン／ＭＯＳコンデンサ。
  11. 【請求項１１】前記誘電層は、誘電定数が７を超える高
    誘電定数物質を含む、請求項１記載の積層ダブル・ポリ
    シリコン／ＭＯＳコンデンサ。
  12. 【請求項１２】前記誘電層は誘電定数７以下の低誘電定
    数物質を含む、請求項１記載の積層ダブル・ポリシリコ
    ン／ＭＯＳコンデンサ。
  13. 【請求項１３】前記誘電物質は高温酸化物を含む、請求
    項１記載の積層ダブル・ポリシリコン／ＭＯＳコンデン
    サ。
  14. 【請求項１４】前記誘電層は厚み約３０Å乃至約１００
    ０Åである、請求項１記載の積層ダブル・ポリシリコン
    ／ＭＯＳコンデンサ。
  15. 【請求項１５】前記第２ポリシリコン層はＳｉＧｅを含
    む、請求項１記載の積層ダブル・ポリシリコン／ＭＯＳ
    コンデンサ。
  16. 【請求項１６】前記第２ポリシリコン層はＰ＋ＳｉＧｅ
    を含む、請求項１５記載の積層ダブル・ポリシリコン／
    ＭＯＳコンデンサ。
  17. 【請求項１７】前記第２ポリシリコン層はドーパント濃
    度約１×１０19原子／ｃｍ3以上である、請求項１記載
    の積層ダブル・ポリシリコン／ＭＯＳコンデンサ。
  18. 【請求項１８】前記ドーパント濃度は約１×１０20原子
    ／ｃｍ3乃至約１×１０21原子／ｃｍ3である、請求項１
    ７記載の積層ダブル・ポリシリコン／ＭＯＳコンデン
    サ。
  19. 【請求項１９】前記誘電層と前記第２ポリシリコン層の
    少なくとも露出側壁上に形成された窒化スペーサを含
    む、請求項１記載の積層ダブル・ポリシリコン／ＭＯＳ
    コンデンサ。
  20. 【請求項２０】前記第２ポリシリコン層と前記第１導電
    型領域は第１電気ノードに接続され、前記第１ポリシリ
    コン層は第２電気ノードに接続された、請求項１記載の
    積層ダブル・ポリシリコン／ＭＯＳコンデンサ。
  21. 【請求項２１】前記第２ポリシリコン層または前記第１
    ポリシリコン層は第１電気ノードに接続され、前記第１
    導電型領域は第２電気ノードに接続された、請求項１記
    載の積層ダブル・ポリシリコン／ＭＯＳコンデンサ。
  22. 【請求項２２】前記第２ポリシリコン層は前記第１電気
    ノードに接続され、前記第２ポリシリコン層はフローテ
    ィング・ポリシリコン層である、請求項２１記載の積層
    ダブル・ポリシリコン／ＭＯＳコンデンサ。
  23. 【請求項２３】少なくとも請求項１の積層コンデンサを
    含む、ＢｉＣＭＯＳデバイス。
  24. 【請求項２４】少なくとも１つのＣＭＯＳデバイスと少
    なくとも１つのバイポーラ・デバイスを含む、請求項２
    ３記載のＢｉＣＭＯＳデバイス。
  25. 【請求項２５】積層ダブル・ポリシリコン／ＭＯＳコン
    デンサであって、 表面にＮ＋領域が形成された半導体基板と、 前記半導体基板上に形成され、前記Ｎ＋領域に重なるゲ
    ート酸化物と、 少なくとも前記ゲート酸化層上に形成されたＮ＋ポリシ
    リコン層と、 前記Ｎ＋ポリシリコン層上に形成された誘電層と、 前記誘電層上に形成されたＰ＋ＳｉＧｅポリシリコン層
    と、 を含む、コンデンサ。
  26. 【請求項２６】積層ダブル・ポリシリコン／ＭＯＳコン
    デンサを作製する方法であって、 ａ）第１導電型領域を含む半導体基板の表面に、該第１
    導電型領域に重なる酸化層を形成するステップと、 ｂ）少なくとも前記酸化層上に、Ｎ型ドーパントまたは
    Ｐ型ドーパントでドープされた第１ポリシリコン層を形
    成するステップと、 ｃ）前記第１ポリシリコン層上に誘電層を形成するステ
    ップと、 ｄ）前記誘電層上に、前記第１ポリシリコン層と同じド
    ーパントまたは異なるドーパントでドープされた第２ポ
    リシリコン層を形成するステップと、 を含む、方法。
  27. 【請求項２７】前記酸化層は、ＣＶＤ、プラズマＣＶ
    Ｄ、及びスパッタリングからなるグループから選択され
    た付着プロセスにより形成される、請求項２６記載の方
    法。
  28. 【請求項２８】前記酸化層は熱成長プロセスにより形成
    される、請求項２６記載の方法。
  29. 【請求項２９】前記第１ポリシリコン層は付着プロセス
    とイオン注入ステップにより形成される、請求項２６記
    載の方法。
  30. 【請求項３０】前記第１ポリシリコン層はその場ドーピ
    ング付着プロセスにより形成される、請求項２６記載の
    方法。
  31. 【請求項３１】前記誘電層は、高速熱化学蒸着プロセス
    により形成された高温酸化物である、請求項２６記載の
    方法。
  32. 【請求項３２】前記第２ポリシリコン層は付着プロセス
    とイオン注入ステップにより形成された、請求項２６記
    載の方法。
  33. 【請求項３３】前記第２ポリシリコン層はその場ドーピ
    ング付着プロセスにより形成された、請求項２６記載の
    方法。
  34. 【請求項３４】前記誘電層と前記第２ポリシリコン層の
    少なくとも露出側壁上に窒化スペーサを形成するステッ
    プを含む、請求項２６記載の方法。
  35. 【請求項３５】前記窒化スペーサは、温度約７００℃の
    高速熱化学蒸着プロセスで形成される、請求項３４記載
    の方法。
  36. 【請求項３６】配線ステップを含む、請求項２６記載の
    方法。
  37. 【請求項３７】並列配線または直列配線のステップを含
    む、請求項３６記載の方法。
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