JPH06163594A - ゲート−サブストレート間キャパシタンスの少ない垂直接合形電界効果トランジスタ及びその製造方法 - Google Patents
ゲート−サブストレート間キャパシタンスの少ない垂直接合形電界効果トランジスタ及びその製造方法Info
- Publication number
- JPH06163594A JPH06163594A JP19083593A JP19083593A JPH06163594A JP H06163594 A JPH06163594 A JP H06163594A JP 19083593 A JP19083593 A JP 19083593A JP 19083593 A JP19083593 A JP 19083593A JP H06163594 A JPH06163594 A JP H06163594A
- Authority
- JP
- Japan
- Prior art keywords
- region
- forming
- substrate
- gate
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 46
- 230000005669 field effect Effects 0.000 title claims description 11
- 238000004519 manufacturing process Methods 0.000 title abstract description 18
- 238000000034 method Methods 0.000 claims abstract description 23
- 239000004065 semiconductor Substances 0.000 claims description 45
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 14
- 238000001465 metallisation Methods 0.000 claims description 13
- 239000000463 material Substances 0.000 claims description 11
- 238000000407 epitaxy Methods 0.000 claims description 10
- 239000012212 insulator Substances 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims description 7
- 235000012239 silicon dioxide Nutrition 0.000 claims description 7
- 239000000377 silicon dioxide Substances 0.000 claims description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 230000008021 deposition Effects 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 4
- 239000011810 insulating material Substances 0.000 claims description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 2
- 238000003475 lamination Methods 0.000 claims 1
- 238000000926 separation method Methods 0.000 claims 1
- 230000003071 parasitic effect Effects 0.000 abstract description 7
- 238000009413 insulation Methods 0.000 abstract description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 13
- 229910052710 silicon Inorganic materials 0.000 description 13
- 239000010703 silicon Substances 0.000 description 13
- 125000006850 spacer group Chemical group 0.000 description 8
- 238000001020 plasma etching Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 229910008484 TiSi Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66893—Unipolar field-effect transistors with a PN junction gate, i.e. JFET
- H01L29/66901—Unipolar field-effect transistors with a PN junction gate, i.e. JFET with a PN homojunction gate
- H01L29/66909—Vertical transistors, e.g. tecnetrons
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/732—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
- H01L29/8083—Vertical transistors
Abstract
(57)【要約】
【目的】 製造が簡単で、ゲート−サブストレート間寄
生キャパシタンスの小さいトランジスタを提供する。 【構成】 電界効果トランジスタが、ゲート（４）とサ
ブストレート（１、２）との間のチャンネル領域（７）
の外側に配置された絶縁層（３）を有する。
生キャパシタンスの小さいトランジスタを提供する。 【構成】 電界効果トランジスタが、ゲート（４）とサ
ブストレート（１、２）との間のチャンネル領域（７）
の外側に配置された絶縁層（３）を有する。
Description
【０００１】
【産業上の利用分野】本発明は、バイポーラ動作が可能
な垂直接合形電界効果トランジスタを形成することがで
きる半導体構造に関するものである。
な垂直接合形電界効果トランジスタを形成することがで
きる半導体構造に関するものである。
【０００２】
【従来の技術】従来の垂直接合形電界効果トランジスタ
（垂直ＪＦＥＴ）は、一般的に用いられる製造方法のた
めに、半導体サブストレート中にゲート領域が植え込ま
れる。サブストレートは、第１の導電形（Ｎ−チャンネ
ルＪＦＥＴトランジスタの場合Ｎ）を有し、ゲート領域
はその逆の導電形（Ｎ−チャンネルＪＦＥＴトランジス
タの場合Ｐ）を有する。サブストレート中には、少なく
とも一部にチャンネル領域が形成され、また下部にドレ
イン領域が形成される。このようにゲートとサブストレ
ートとの間に形成されるＰＮ接合は、寄生キャパシタン
スを生じさせ、これが一部のアプリケーションにおいて
は厄介な問題を招来することがある。
（垂直ＪＦＥＴ）は、一般的に用いられる製造方法のた
めに、半導体サブストレート中にゲート領域が植え込ま
れる。サブストレートは、第１の導電形（Ｎ−チャンネ
ルＪＦＥＴトランジスタの場合Ｎ）を有し、ゲート領域
はその逆の導電形（Ｎ−チャンネルＪＦＥＴトランジス
タの場合Ｐ）を有する。サブストレート中には、少なく
とも一部にチャンネル領域が形成され、また下部にドレ
イン領域が形成される。このようにゲートとサブストレ
ートとの間に形成されるＰＮ接合は、寄生キャパシタン
スを生じさせ、これが一部のアプリケーションにおいて
は厄介な問題を招来することがある。
【０００３】
【発明が解決しようとする課題】現在のところ、これら
のゲート−サブストレート間寄生キャパシタンスを最小
限に抑える、あるいは非常に小量に抑圧することが可能
な解決策は知られていない。本発明は、この問題を解決
せんとするものである。本発明の目的は、製造が簡単な
ゲート−サブストレート間寄生キャパシタンスの小さい
トランジスタを提供することにある。
のゲート−サブストレート間寄生キャパシタンスを最小
限に抑える、あるいは非常に小量に抑圧することが可能
な解決策は知られていない。本発明は、この問題を解決
せんとするものである。本発明の目的は、製造が簡単な
ゲート−サブストレート間寄生キャパシタンスの小さい
トランジスタを提供することにある。
【０００４】
【課題を解決するための手段】従って、本発明は、チャ
ンネル領域の外部のゲートとサブストレートとの間に配
置された絶縁層を含む半導体構造よりなる垂直接合形電
界効果トランジスタにある。本発明の一実施例によれ
ば、半導体構造は、第１の導電形を有するチャンネル領
域を形成することが可能な中間領域を、やはり第１の導
電形を有すると共に好ましくは中間領域に比してオーバ
ードーピングされたサブストレート中にドレイン領域を
形成することが可能な第１の領域の上部に設けた構造よ
りなる。この中間領域は突出部を有し、その上にはやは
り第１の導電形を有すると共に好ましくは中間領域に比
してオーバードーピングされたソース領域を形成するこ
とが可能な第２の領域が設けられている。また、この半
導体構造は、上記と逆の導電形を有すると共に好ましく
はオーバードープされたゲート領域を形成することが可
能な第３の領域を有し、このゲート領域は、中間領域の
一部の両側に配置されると共に、一方では、上記突出部
の周囲に配置された絶縁分離層またはスペーサによって
第２の領域から分離されており、他方では中間領域の下
部の周囲に配置された上記絶縁層によってサブストレー
トから分離されている。
ンネル領域の外部のゲートとサブストレートとの間に配
置された絶縁層を含む半導体構造よりなる垂直接合形電
界効果トランジスタにある。本発明の一実施例によれ
ば、半導体構造は、第１の導電形を有するチャンネル領
域を形成することが可能な中間領域を、やはり第１の導
電形を有すると共に好ましくは中間領域に比してオーバ
ードーピングされたサブストレート中にドレイン領域を
形成することが可能な第１の領域の上部に設けた構造よ
りなる。この中間領域は突出部を有し、その上にはやは
り第１の導電形を有すると共に好ましくは中間領域に比
してオーバードーピングされたソース領域を形成するこ
とが可能な第２の領域が設けられている。また、この半
導体構造は、上記と逆の導電形を有すると共に好ましく
はオーバードープされたゲート領域を形成することが可
能な第３の領域を有し、このゲート領域は、中間領域の
一部の両側に配置されると共に、一方では、上記突出部
の周囲に配置された絶縁分離層またはスペーサによって
第２の領域から分離されており、他方では中間領域の下
部の周囲に配置された上記絶縁層によってサブストレー
トから分離されている。
【０００５】この絶縁層は、電界効果トランジスタの基
礎的半導体材料から得られるＰＮ接合の空間電荷領域の
幅に少なくとも等しい厚さを有することが好ましい。こ
の厚さは、約０．２乃至約１μｍの間、好ましくは０．
５μｍのオーダーとする。シリコンベースでトランジス
タを製造するときは、チャンネル、ソース及びドレイン
領域は単結晶シリコンを含み、一方絶縁層は二酸化ケイ
素で、ゲート領域は多結晶シリコンを含むと好都合であ
る。ドレイン／サブストレート間寄生キャパシタンスを
できるだけ小さくするには、絶縁層上にサブストレート
を設けると特に効果的である。このようなトランジスタ
は、バイポーラ動作モードで用いることもできる。その
場合は、ドレイン領域がコレクタ領域をなし、ソース領
域がエミッタ領域をなし、またゲート領域がベース領域
をなす。
礎的半導体材料から得られるＰＮ接合の空間電荷領域の
幅に少なくとも等しい厚さを有することが好ましい。こ
の厚さは、約０．２乃至約１μｍの間、好ましくは０．
５μｍのオーダーとする。シリコンベースでトランジス
タを製造するときは、チャンネル、ソース及びドレイン
領域は単結晶シリコンを含み、一方絶縁層は二酸化ケイ
素で、ゲート領域は多結晶シリコンを含むと好都合であ
る。ドレイン／サブストレート間寄生キャパシタンスを
できるだけ小さくするには、絶縁層上にサブストレート
を設けると特に効果的である。このようなトランジスタ
は、バイポーラ動作モードで用いることもできる。その
場合は、ドレイン領域がコレクタ領域をなし、ソース領
域がエミッタ領域をなし、またゲート領域がベース領域
をなす。
【０００６】また、本発明は、接合形電界効果トランジ
スタまたはバイポーラトランジスタを形成することが可
能な半導体構造を形成する方法において： ａ）第１の導電形を有する第１の領域を含む半導体サブ
ストレート上に、２つの絶縁材層によって形作られる第
１導電形と反対の導電形を有する半導体材料の層を含む
積層構造を形成するステップと； ｂ）この積層構造中に、第１の領域と同じ長さの範囲に
広がる主オリフィスを形成するステップと； ｃ）この主オリフィス中に、第１の導電形を有する半導
体材料で中間領域を形成すると共に、この中間領域の上
部にやはり第１の導電形を有する第２の領域を形成する
ステップと； ｄ）チャンネル領域の外部にあってそこから距離を隔て
た上記積層構造の半導体層の上面の部分を露出させるス
テップと； ｅ）上記第１の領域及び第２の領域の少なくとも一部及
び上記積層構造の半導体層の露出させた部分の少なくと
も一部の上面にメタライゼーションを形成するステップ
と；からなる方法である。
スタまたはバイポーラトランジスタを形成することが可
能な半導体構造を形成する方法において： ａ）第１の導電形を有する第１の領域を含む半導体サブ
ストレート上に、２つの絶縁材層によって形作られる第
１導電形と反対の導電形を有する半導体材料の層を含む
積層構造を形成するステップと； ｂ）この積層構造中に、第１の領域と同じ長さの範囲に
広がる主オリフィスを形成するステップと； ｃ）この主オリフィス中に、第１の導電形を有する半導
体材料で中間領域を形成すると共に、この中間領域の上
部にやはり第１の導電形を有する第２の領域を形成する
ステップと； ｄ）チャンネル領域の外部にあってそこから距離を隔て
た上記積層構造の半導体層の上面の部分を露出させるス
テップと； ｅ）上記第１の領域及び第２の領域の少なくとも一部及
び上記積層構造の半導体層の露出させた部分の少なくと
も一部の上面にメタライゼーションを形成するステップ
と；からなる方法である。
【０００７】本発明においては、様々なメタライゼーシ
ョンとのより良い電気接触を確保するように、第１及び
第２の領域並びに積層構造の半導体層をオーバードーピ
ングすることは特に効果的であり、シリコンベースで半
導体構造を形成する場合は特に望ましい。本発明の方法
の一実施態様によれば、中間領域及び第２の領域の形成
ステップは、例えば主オリフィス内における選択エピタ
キシーによるデポジション（被着）のようなエピタキシ
ャル成長を含む。
ョンとのより良い電気接触を確保するように、第１及び
第２の領域並びに積層構造の半導体層をオーバードーピ
ングすることは特に効果的であり、シリコンベースで半
導体構造を形成する場合は特に望ましい。本発明の方法
の一実施態様によれば、中間領域及び第２の領域の形成
ステップは、例えば主オリフィス内における選択エピタ
キシーによるデポジション（被着）のようなエピタキシ
ャル成長を含む。
【０００８】積層構造の半導体層の上のフェースは、反
応性イオンエッチング操作のようなエッチング処理によ
って露出させることができる。ドレイン領域を形成する
ことが可能な第１の領域に対するアクセスを確保するた
めには、サブストレートに接触している第１の絶縁層に
被着される半導体層を主オリフィスが形成される部分か
ら距離を隔てた位置にある所定の補助エリア内の部分だ
け除去する；次に、この補助エリア内に積層構造の第２
の絶縁層を被着して、サブストレートの第１の領域の範
囲に広がる補助オリフィス形成し、この補助オリフィス
中に第１の領域と同種のドーピングを有するコンタクト
領域を形成する。
応性イオンエッチング操作のようなエッチング処理によ
って露出させることができる。ドレイン領域を形成する
ことが可能な第１の領域に対するアクセスを確保するた
めには、サブストレートに接触している第１の絶縁層に
被着される半導体層を主オリフィスが形成される部分か
ら距離を隔てた位置にある所定の補助エリア内の部分だ
け除去する；次に、この補助エリア内に積層構造の第２
の絶縁層を被着して、サブストレートの第１の領域の範
囲に広がる補助オリフィス形成し、この補助オリフィス
中に第１の領域と同種のドーピングを有するコンタクト
領域を形成する。
【０００９】
【実施例】以下、本発明を添付図面に示す実施例により
詳細に説明する。図１は、本発明によるＪＦＥＴトラン
ジスタの概略断面図である。図２乃至５は、本発明によ
るＪＦＥＴトランジスタの製造方法の様々なステップを
それぞれ示す概略断面図である。図６は、本発明の製作
の方法の他のタイプのＪＦＥＴトランジスタの製造に用
いられるもう一つのサブストレートの例を示す概略断面
図である。以下、本発明を垂直Ｎ−チャンネルＪＦＥＴ
トランジスタの構造及び製造方法の実施例により説明す
るが、本発明は以下に説明する全てのドーパントの種類
を反対の性質のものにすることによってＰ‐チャンネル
ＪＦＥＴトランジスタにも適用することができることは
もちろんである。 図１において、符号１は、Ｐ導電形
（正孔により電気伝導が行われる）に従いドーピングさ
れたシリコンの中実サブストレートを示す。このサブス
トレート中には、反対の導電形すなわちＮ導電形（電子
による電気伝導）を有する 第１の領域２が植え込まれ
る。この第１の領域は、例えば１０20ｃｍ-3のオーダー
の電子濃度で、接合トランジスタのチャンネルを形成す
ることが可能なＮ形シリコンの領域７に比してオーバー
ドーピングされる。Ｎ形にドーピングされた領域におけ
る電子濃度は１０17ｃｍ-3のオーダーである。この中間
領域７（チャンネル領域と呼ばれる）の上部には、やは
りＮ導電形を有し、チャンネル領域に比してオーバード
ーピングされた第２の領域８が設けられ、その上にはメ
タライゼーション９が設けられる。
詳細に説明する。図１は、本発明によるＪＦＥＴトラン
ジスタの概略断面図である。図２乃至５は、本発明によ
るＪＦＥＴトランジスタの製造方法の様々なステップを
それぞれ示す概略断面図である。図６は、本発明の製作
の方法の他のタイプのＪＦＥＴトランジスタの製造に用
いられるもう一つのサブストレートの例を示す概略断面
図である。以下、本発明を垂直Ｎ−チャンネルＪＦＥＴ
トランジスタの構造及び製造方法の実施例により説明す
るが、本発明は以下に説明する全てのドーパントの種類
を反対の性質のものにすることによってＰ‐チャンネル
ＪＦＥＴトランジスタにも適用することができることは
もちろんである。 図１において、符号１は、Ｐ導電形
（正孔により電気伝導が行われる）に従いドーピングさ
れたシリコンの中実サブストレートを示す。このサブス
トレート中には、反対の導電形すなわちＮ導電形（電子
による電気伝導）を有する 第１の領域２が植え込まれ
る。この第１の領域は、例えば１０20ｃｍ-3のオーダー
の電子濃度で、接合トランジスタのチャンネルを形成す
ることが可能なＮ形シリコンの領域７に比してオーバー
ドーピングされる。Ｎ形にドーピングされた領域におけ
る電子濃度は１０17ｃｍ-3のオーダーである。この中間
領域７（チャンネル領域と呼ばれる）の上部には、やは
りＮ導電形を有し、チャンネル領域に比してオーバード
ーピングされた第２の領域８が設けられ、その上にはメ
タライゼーション９が設けられる。
【００１０】ＪＦＥＴトランジスタの領域７及び８は、
オーバードーピングされた多結晶シリコンにより形成さ
れる厚さ１０００〜２０００Ａ（オングストローム）で
チャンネル領域と反対の導電形（すなわちこの場合はＰ
形）を有する半導体層４を含む積層構造中に形成された
主オリフィス６内に位置する（少なくとも部分的に）。
この半導体層４の下側には、サブストレート１の上面と
ほぼ平行で、サブストレート１と同じ範囲に広がる第１
の絶縁層３がチャンネル領域７の下部の外部に設けられ
ている。この第１の絶縁層は、例えば二酸化ケイ素で形
成され、０．５〜０．７μｍのオーダーの厚さを有す
る。 チャンネル領域７の一部及び第２の領域８が設け
られた上記構造の上部の突出部の周囲には、例えばやは
り二酸化ケイ素で形成された絶縁スペーサ５が設けられ
ている。これらのスペーサは、特に、スペーサ５と同じ
範囲に広がるメタライゼーション１０がその上に設けら
れる領域４と第２の領域８を分離する機能を有する。
オーバードーピングされた多結晶シリコンにより形成さ
れる厚さ１０００〜２０００Ａ（オングストローム）で
チャンネル領域と反対の導電形（すなわちこの場合はＰ
形）を有する半導体層４を含む積層構造中に形成された
主オリフィス６内に位置する（少なくとも部分的に）。
この半導体層４の下側には、サブストレート１の上面と
ほぼ平行で、サブストレート１と同じ範囲に広がる第１
の絶縁層３がチャンネル領域７の下部の外部に設けられ
ている。この第１の絶縁層は、例えば二酸化ケイ素で形
成され、０．５〜０．７μｍのオーダーの厚さを有す
る。 チャンネル領域７の一部及び第２の領域８が設け
られた上記構造の上部の突出部の周囲には、例えばやは
り二酸化ケイ素で形成された絶縁スペーサ５が設けられ
ている。これらのスペーサは、特に、スペーサ５と同じ
範囲に広がるメタライゼーション１０がその上に設けら
れる領域４と第２の領域８を分離する機能を有する。
【００１１】主オリフィス６のあるエリアから一定距離
の所にあるトランジスタの補助エリアには、補助オリフ
ィス１１が形成されている。この補助オリフィスは、オ
ーバードーピングされたＮ形シリコンによって満たされ
ており、このＮ形シリコンは下部が埋込み領域（第１の
領域）２に接触し、上部にメタライゼーション１３が設
けられた領域１２を形成する。図から明らかなように、
半導体層４の端部は、オリフィス１１内に設けられた逆
の導電形の領域１２から一定距離を隔てた位置にある。
この半導体構造が接合形電界効果トランジスタとして
使用される場合、半導体層４はゲートコンタクト（メタ
ライゼーション）１０を有するゲート領域をなし、オー
バードーピングされた領域８はソースコンタクト（メタ
ライゼーション）９を有するソース領域をなし、チャン
ネル領域７の下方に位置する領域２の部分は、補助オリ
フィス１１内に設けられた領域１２によってドレインコ
ンタクト（メタライゼーション）１３に接続されたトラ
ンジスタのドレイン領域を形成する。 オリフィス６の
直径は、約１μｍより小さくなるようにしてあり、これ
によって、この実施例においては、使用するドーピング
との関係において、トランジスタを確実にブロッキング
するように（トランジスタは常オフ）、ゲート／ソース
バイアス電圧がゼロの時ゲート／ソース接合の空間電荷
領域の有意なオーバラップが得られることが可能とな
る。
の所にあるトランジスタの補助エリアには、補助オリフ
ィス１１が形成されている。この補助オリフィスは、オ
ーバードーピングされたＮ形シリコンによって満たされ
ており、このＮ形シリコンは下部が埋込み領域（第１の
領域）２に接触し、上部にメタライゼーション１３が設
けられた領域１２を形成する。図から明らかなように、
半導体層４の端部は、オリフィス１１内に設けられた逆
の導電形の領域１２から一定距離を隔てた位置にある。
この半導体構造が接合形電界効果トランジスタとして
使用される場合、半導体層４はゲートコンタクト（メタ
ライゼーション）１０を有するゲート領域をなし、オー
バードーピングされた領域８はソースコンタクト（メタ
ライゼーション）９を有するソース領域をなし、チャン
ネル領域７の下方に位置する領域２の部分は、補助オリ
フィス１１内に設けられた領域１２によってドレインコ
ンタクト（メタライゼーション）１３に接続されたトラ
ンジスタのドレイン領域を形成する。 オリフィス６の
直径は、約１μｍより小さくなるようにしてあり、これ
によって、この実施例においては、使用するドーピング
との関係において、トランジスタを確実にブロッキング
するように（トランジスタは常オフ）、ゲート／ソース
バイアス電圧がゼロの時ゲート／ソース接合の空間電荷
領域の有意なオーバラップが得られることが可能とな
る。
【００１２】言うまでもなく、当業者であれば、ＶGSが
ゼロのときブロッキング状態が確保されるように、オリ
フィスの直径を使用する材料及びそのがドーピングの関
数として異なる値に調節することが可能であるというこ
とは容易に理解できよう。さらに、ある種の用途におい
ては、常オンのトランジスタの製造を考えることも可能
である。その場合、オリフィス６の直径をどのように調
節するかは、当業者にとって明らかであろう。このよう
なトランジスタは、バイポーラ動作で使用することも可
能である。その場合、電界効果トランジスタのドレイ
ン、ソース及びゲート領域は、各々バイポーラトランジ
スタのコレクタ、エミッタ及びベース領域をなす。言う
までもなく、このＮ‐チャンネルＪＦＥＴトランジスタ
をバイポーラ動作モードで使用するには、ソース領域に
対してゲート領域を順バイアスする、すなわち約０．７
ボルトより高いゲート／ソース電圧を与える必要があ
る。
ゼロのときブロッキング状態が確保されるように、オリ
フィスの直径を使用する材料及びそのがドーピングの関
数として異なる値に調節することが可能であるというこ
とは容易に理解できよう。さらに、ある種の用途におい
ては、常オンのトランジスタの製造を考えることも可能
である。その場合、オリフィス６の直径をどのように調
節するかは、当業者にとって明らかであろう。このよう
なトランジスタは、バイポーラ動作で使用することも可
能である。その場合、電界効果トランジスタのドレイ
ン、ソース及びゲート領域は、各々バイポーラトランジ
スタのコレクタ、エミッタ及びベース領域をなす。言う
までもなく、このＮ‐チャンネルＪＦＥＴトランジスタ
をバイポーラ動作モードで使用するには、ソース領域に
対してゲート領域を順バイアスする、すなわち約０．７
ボルトより高いゲート／ソース電圧を与える必要があ
る。
【００１３】この実施例のトランジスタは、一体状のＰ
形サブストレート上に作り込まれるため、特に、同一の
Ｐ形シリコンチップ上に作り込まれた同種のいくつかの
トランジスタを互いに分離することが可能となる。言う
までもなく、必要ならば、このトランジスタをオーバー
ドーピングされた領域２が植え込まれた一体状のＮ形シ
リコンサブストレートから作ることも可能であろう。さ
らに、この実施例においては、ドレイン、ソース及びゲ
ート領域は、金属とベース半導体として用いられるシリ
コンとの間の電気的接触をより良くするためにオーバー
ドーピングされている。しかしながら、メタライゼーシ
ョンとの間で直接十分な電気的接触を確保することが可
能な半導体材料を使用する場合は、これらの領域のオー
バードーピングを省くことも可能である。このような半
導体材料は、３族−５族型材料、すなわちメンデレーエ
フの周期表の３族のある元素と５族のある元素を等量ず
つ含む材料から選択される。
形サブストレート上に作り込まれるため、特に、同一の
Ｐ形シリコンチップ上に作り込まれた同種のいくつかの
トランジスタを互いに分離することが可能となる。言う
までもなく、必要ならば、このトランジスタをオーバー
ドーピングされた領域２が植え込まれた一体状のＮ形シ
リコンサブストレートから作ることも可能であろう。さ
らに、この実施例においては、ドレイン、ソース及びゲ
ート領域は、金属とベース半導体として用いられるシリ
コンとの間の電気的接触をより良くするためにオーバー
ドーピングされている。しかしながら、メタライゼーシ
ョンとの間で直接十分な電気的接触を確保することが可
能な半導体材料を使用する場合は、これらの領域のオー
バードーピングを省くことも可能である。このような半
導体材料は、３族−５族型材料、すなわちメンデレーエ
フの周期表の３族のある元素と５族のある元素を等量ず
つ含む材料から選択される。
【００１４】一般的には、チャンネルエリアの領域の外
部のゲートの下側に位置する第１の絶縁層３の幅は、従
来の垂直のＪＦＥＴトランジスタにおけるゲートエリア
とサブストレートとの間にあるＰＮ接合の空間電荷領域
の幅に等しく取ればよい。ゲート‐サブストレート間寄
生キャパシタンスは、絶縁体の低誘電率によって事実上
小さくなっている。従って、絶縁層の最小厚さとして
は、０．２μｍのオーダーの厚さを一般的に用いる。こ
の厚さの最大値に関しては、ドレインにアクセスするた
めの垂直抵抗が過大にならないよう、一般には１μｍよ
り小さい値とする。
部のゲートの下側に位置する第１の絶縁層３の幅は、従
来の垂直のＪＦＥＴトランジスタにおけるゲートエリア
とサブストレートとの間にあるＰＮ接合の空間電荷領域
の幅に等しく取ればよい。ゲート‐サブストレート間寄
生キャパシタンスは、絶縁体の低誘電率によって事実上
小さくなっている。従って、絶縁層の最小厚さとして
は、０．２μｍのオーダーの厚さを一般的に用いる。こ
の厚さの最大値に関しては、ドレインにアクセスするた
めの垂直抵抗が過大にならないよう、一般には１μｍよ
り小さい値とする。
【００１５】次に、図１のトランジスタを製造する方法
について、図２乃至５を参照しつつさらに詳しく説明す
る。この方法の最初のステップは、オーバードーピング
されたＮ形領域２が植え込まれたサブストレート１（図
２）に、第１の絶縁体層１５、その上の上記領域２と反
対の導電形を有する半導体層１６、及びさらにその上の
第２の絶縁体層１７よりなる積層構造１４を成長させる
ステップである。 実際には、まず絶縁体層１５（この
実施例では二酸化ケイ素）がサブストレート１上に従来
の方法（蒸着など）によって被着される。次に、Ｐ導電
形を与えるためにオーバードーピングされた多結晶シリ
コンが被着され、その後やはり二酸化ケイ素から成る第
２の絶縁体層１７がこの多結晶シリコン上に被着され
る。トランジスタの前面にドレインコンタクトを設ける
ことが望ましい場合には、第２の絶縁体層１７の被着を
行う前に、補助エリア２２で半導体層１６の一部を例え
ばにおける反応性イオンエッチングによって除去する。
について、図２乃至５を参照しつつさらに詳しく説明す
る。この方法の最初のステップは、オーバードーピング
されたＮ形領域２が植え込まれたサブストレート１（図
２）に、第１の絶縁体層１５、その上の上記領域２と反
対の導電形を有する半導体層１６、及びさらにその上の
第２の絶縁体層１７よりなる積層構造１４を成長させる
ステップである。 実際には、まず絶縁体層１５（この
実施例では二酸化ケイ素）がサブストレート１上に従来
の方法（蒸着など）によって被着される。次に、Ｐ導電
形を与えるためにオーバードーピングされた多結晶シリ
コンが被着され、その後やはり二酸化ケイ素から成る第
２の絶縁体層１７がこの多結晶シリコン上に被着され
る。トランジスタの前面にドレインコンタクトを設ける
ことが望ましい場合には、第２の絶縁体層１７の被着を
行う前に、補助エリア２２で半導体層１６の一部を例え
ばにおける反応性イオンエッチングによって除去する。
【００１６】次に、この積層構造１４中に例えば反応性
イオンエッチングによって主オリフィス６を形成し（図
３）、またできれば補助オリフィス１１を多結晶シリコ
ン１６のない補助エリア２２に形成する。これらのオリ
フィスは、オーバードーピングされた領域２の範囲内に
広がっている。ここで、ドレインへのアクセスに対する
垂直抵抗が余り高くならないように採用した１μｍとい
う最大厚さは、サブミクロン級直径を有するオリフィス
６の従来技術による形成とも十分に相容れるということ
が注目される。次のステップは、オリフィス６中に、チ
ャンネル領域７及び領域８を形成するステップである。
そのためには、オリフィス６中にＮ形シリコンを積層構
造の上面に達するまで選択エピタキシーによって成長さ
せ、次に領域８をオーバードーピングするために、例え
ばリンまたはヒ素のイオン注入を行う。補助オリフィス
１１中でも選択エピタキシーを行い、その後リンのイオ
ン注入によって領域１２を得る。
イオンエッチングによって主オリフィス６を形成し（図
３）、またできれば補助オリフィス１１を多結晶シリコ
ン１６のない補助エリア２２に形成する。これらのオリ
フィスは、オーバードーピングされた領域２の範囲内に
広がっている。ここで、ドレインへのアクセスに対する
垂直抵抗が余り高くならないように採用した１μｍとい
う最大厚さは、サブミクロン級直径を有するオリフィス
６の従来技術による形成とも十分に相容れるということ
が注目される。次のステップは、オリフィス６中に、チ
ャンネル領域７及び領域８を形成するステップである。
そのためには、オリフィス６中にＮ形シリコンを積層構
造の上面に達するまで選択エピタキシーによって成長さ
せ、次に領域８をオーバードーピングするために、例え
ばリンまたはヒ素のイオン注入を行う。補助オリフィス
１１中でも選択エピタキシーを行い、その後リンのイオ
ン注入によって領域１２を得る。
【００１７】次のステップ（図５に示す）は、積層構造
の半導体層４の上面をチャンネル領域７の周囲のこの領
域から一定距離の範囲にわたって露出させ、選択された
厚さのスペーサ５が設けられるようにすることである。
補助オリフィス１１の補助エリアに位置する積層構造の
残りの部分は、好ましくは半導体層４の上面を含む面と
面一にしておく。この実施例の方法の最終ステップは、
半導体シリコンエリア（ＴｉＳｉ2）上にケイ化物層を
形成するために、金属層（例えばチタン）の被着を含む
サリサイド（自己整合ケイ化物）型の既知の技術によっ
てメタライゼーション９、１０及び１３を設けることで
ある。
の半導体層４の上面をチャンネル領域７の周囲のこの領
域から一定距離の範囲にわたって露出させ、選択された
厚さのスペーサ５が設けられるようにすることである。
補助オリフィス１１の補助エリアに位置する積層構造の
残りの部分は、好ましくは半導体層４の上面を含む面と
面一にしておく。この実施例の方法の最終ステップは、
半導体シリコンエリア（ＴｉＳｉ2）上にケイ化物層を
形成するために、金属層（例えばチタン）の被着を含む
サリサイド（自己整合ケイ化物）型の既知の技術によっ
てメタライゼーション９、１０及び１３を設けることで
ある。
【００１８】ここでは、トランジスタのオリフィス６及
び１１内に半導体領域を形成するために選択エピタキシ
ーを用いたが、これらのオリフィスが貫通した積層構造
全体について単一のエピタキシーを行った後、エッチン
グのステップを行って余分な半導体被着物を除去するや
り方も可能であろう。 同様に、エッチングによってス
ペーサを形成する操作をオリフィス６中の選択エピタキ
シーのステップの後に行うのが望ましいが、ますスペー
サ５を形成し、その後にオリフィス６内の選択エピタキ
シーを行うようにすることも可能であろう。また、ソー
ス（エミッタ）領域とゲート（ベース）領域を異なる水
平面内に配置することによって、これらの領域を自己整
合させる、すなわゲートを形成するのに、ソースを形成
するために使用するマスクとの関連において特別なマス
クを用いる必要がないということも注目に値する。この
特徴によれば、一部の用途アプリケーションにおいて、
サブミクロン級のチャネル幅と改善された周波数性能を
得ることも可能となる。本発明は、上記実施例において
その長所が十分に発揮されるが、用途によっては、一体
状のサブストレートではなく、絶縁体上にサブストレー
トを配置したものを使用する方が、ドレイン／サブスト
レート間またはコレクタ／サブストレート間の寄生キャ
パシタンスをできるだけ小さくするのにさらに効果的で
あるということが実証されている。このような絶縁体１
８上にサブストレートを設けた構造が図６に概略図示さ
れている。この構造では、シリコンの下層領域１９の上
に二酸化ケイ素の絶縁層２０が設けられ、その上に図１
乃至５に示すサブストレート１の役割を果たすＰまたは
Ｎ形のもう１つのシリコン層２１が設けられている。こ
のようなサブストレートは、当業者にはＳＯＩ（シリコ
ン・オン・インシュレータ）という呼び方で知られてい
る。
び１１内に半導体領域を形成するために選択エピタキシ
ーを用いたが、これらのオリフィスが貫通した積層構造
全体について単一のエピタキシーを行った後、エッチン
グのステップを行って余分な半導体被着物を除去するや
り方も可能であろう。 同様に、エッチングによってス
ペーサを形成する操作をオリフィス６中の選択エピタキ
シーのステップの後に行うのが望ましいが、ますスペー
サ５を形成し、その後にオリフィス６内の選択エピタキ
シーを行うようにすることも可能であろう。また、ソー
ス（エミッタ）領域とゲート（ベース）領域を異なる水
平面内に配置することによって、これらの領域を自己整
合させる、すなわゲートを形成するのに、ソースを形成
するために使用するマスクとの関連において特別なマス
クを用いる必要がないということも注目に値する。この
特徴によれば、一部の用途アプリケーションにおいて、
サブミクロン級のチャネル幅と改善された周波数性能を
得ることも可能となる。本発明は、上記実施例において
その長所が十分に発揮されるが、用途によっては、一体
状のサブストレートではなく、絶縁体上にサブストレー
トを配置したものを使用する方が、ドレイン／サブスト
レート間またはコレクタ／サブストレート間の寄生キャ
パシタンスをできるだけ小さくするのにさらに効果的で
あるということが実証されている。このような絶縁体１
８上にサブストレートを設けた構造が図６に概略図示さ
れている。この構造では、シリコンの下層領域１９の上
に二酸化ケイ素の絶縁層２０が設けられ、その上に図１
乃至５に示すサブストレート１の役割を果たすＰまたは
Ｎ形のもう１つのシリコン層２１が設けられている。こ
のようなサブストレートは、当業者にはＳＯＩ（シリコ
ン・オン・インシュレータ）という呼び方で知られてい
る。
【図面の簡単な説明】
【図１】本発明によるＪＦＥＴトランジスタの概略断面
図である。
図である。
【図２】本発明によるＪＦＥＴトランジスタの製造方法
の様々なステップをそれぞれ示す概略断面図である。
の様々なステップをそれぞれ示す概略断面図である。
【図３】本発明によるＪＦＥＴトランジスタの製造方法
の様々なステップをそれぞれ示す概略断面図である。
の様々なステップをそれぞれ示す概略断面図である。
【図４】本発明によるＪＦＥＴトランジスタの製造方法
の様々なステップをそれぞれ示す概略断面図である。
の様々なステップをそれぞれ示す概略断面図である。
【図５】本発明によるＪＦＥＴトランジスタの製造方法
の様々なステップをそれぞれ示す概略断面図である。
の様々なステップをそれぞれ示す概略断面図である。
【図６】本発明の製作の方法の他のタイプのＪＦＥＴト
ランジスタの製造に用いられるもう一つのサブストレー
トの例を示す概略断面図である。
ランジスタの製造に用いられるもう一つのサブストレー
トの例を示す概略断面図である。
１ サブストレート ２ 第１の領域 ３ 絶縁層 ４，１６ 半導体層 ５ スペーサ ６ 主オリフィス ７ チャンネル領域 ８ 第２の領域 ９，１０，１３ メタライゼーション １１ 補助オリフィス １２ オリフィス１１内に設けられた逆の導電形の領域 １４ 積層構造 １５，１７，２０ 絶縁層 １８ 絶縁体 １９ 下層領域 ２１ シリコン層 ２２ 補助エリア
Claims (15)
- 【請求項１】 ゲート（４）とサブストレート（１，
２）との間のチャンネル領域（７）の外側に配置されて
いて、ゲートをサブストレートから完全に分離する絶縁
層（３）を含む半導体構造を有することを特徴とする垂
直接合形電界効果トランジスタ。 - 【請求項２】 前記半導体構造が：第１の導電形
（Ｎ++）を有するサブストレート（１）中にドレイン領
域を形成することが可能な第１の領域（２）の上部に設
けられたやはり第１の導電形（Ｎ）を有するチャンネル
領域を形成することが可能な中間領域（７）と；前記チ
ャンネル領域（７）及びこのチャンネル領域の上の第２
の領域（８）の一部が組み込まれた突出部で、第１の導
電形（Ｎ++）を有することソース領域を形成することが
可能な突出部と；前記と逆の導電形（Ｐ++）を有すると
共にチャンネル領域（７）の一部の両側に配置され、か
つ一方では、上記突出部の周囲に配置された絶縁分離層
（５）によって第２の領域（８）から分離されており、
他方ではチャンネル領域（７）の外側に配置された上記
絶縁層（３）によってサブストレート（１、２）から分
離されたゲート領域を形成することが可能な第３の領域
（４）と；を有することを特徴とする請求項１記載のト
ランジスタ。 - 【請求項３】 前記絶縁層（３）が、電界効果トランジ
スタの基礎的半導体材料で形成されるＰ−Ｎ接合の空間
電荷領域の幅に少なくとも等しい厚さを有することを特
徴とする請求項１または２に記載のトランジスタ。 - 【請求項４】 前記絶縁層（３）の厚さが、約０．２μ
ｍ乃至約１μｍの範囲、好ましくは０．５μｍのオーダ
ーであることを特徴とする請求項１乃至３のいずれか１
項に記載のトランジスタ。 - 【請求項５】 前記チャンネル、ソース及びドレイン領
域が単結晶シリコンを含む、一方絶縁層が二酸化ケイ素
を含み、ゲート領域が多結晶シリコンを含むことを特徴
とする請求項１乃至４のいずれか１項に記載のトランジ
スタ。 - 【請求項６】 前記ドレイン（２）、ソース（８）及び
ゲート（４）の領域がオーバードーピングされているこ
と特徴とする請求項１乃至５のいずれか１項に記載のト
ランジスタ。 - 【請求項７】 前記サブストレートが絶縁体（１８）上
に配置されたサブストレートであることを特徴とする請
求項１乃至６のいずれか１項に記載のトランジスタ。 - 【請求項８】 前記ドレイン、ソース及びゲート領域が
各々対応するバイポーラトランジスタのコレクタ、エミ
ッタ及びベース領域をなすことを特徴とするバイポーラ
動作モードで使用するための請求項１乃至６のいずれか
１項に記載のトランジスタ。 - 【請求項９】 前記ソースまたはエミッタ領域とゲート
またはベース領域とが互いに異なる水平面内に配置され
たことを特徴とする請求項１乃至８のいずれか１項に記
載のトランジスタ。 - 【請求項１０】 電界効果またはバイポーラ接合トラン
ジスタを形成することが可能な半導体構造を形成する方
法において： ａ）第１の導電形を有する第１の領域（２）を含む半導
体サブストレート（１、１８）上に、２つの絶縁材層
（１５、１７）によって形作られる第１導電形と反対の
導電形を有する半導体材料の層（１６）を含む積層構造
を形成するステップと； ｂ）この積層構造中に、第１の領域（２）と同じ長さの
範囲に広がる主オリフィス（６）を形成するステップ
と； ｃ）この主オリフィス（６）中に、第１の導電形を有す
る半導体材料で中間領域（７）を形成すると共に、この
中間領域の上部にやはり第１の導電形を有する第２の領
域（８）を形成するステップと； ｄ）上記積層構造（１４）の半導体層（１６）の上面部
分を中間領域の周囲のこの領域から一定距離の範囲にわ
たって露出させるステップと； ｅ）上記第１及び第２の領域（２、８）の少なくとも一
部、及び上記積層構造の露出された半導体層（４）の一
部にメタライゼーションを形成するステップと；を有す
ることを特徴とする方法。 - 【請求項１１】 前記第１及び第２の領域並びに前記積
層構造の半導体層の形成ステップがオーバードーピング
を含むことを特徴とする請求項１０記載の方法。 - 【請求項１２】 前記中間領域及び第２の領域の形成ス
テップがエピタキシーによる被着を含むことを特徴とす
る請求項１０または１１記載の方法。 - 【請求項１３】 前記のエピタキシーによる被着が主オ
リフィス中における選択エピタキシーによる被着である
ことを特徴とする請求項１２記載の方法。 - 【請求項１４】 前記主オリフィス（６）を形成するス
テップ及び上記ステップｄ）がエッチング操作を有する
ことを特徴とする請求項１０乃至１３のいずれか１項に
記載の方法。 - 【請求項１５】 上記ステップ１）において前記半導体
層（１６）が前記第１の絶縁層（１５）に被着され、上
記主オリフィス（６）が形成される領域から一定距離の
所にある補助エリア中のこの半導体層（１６）の部分が
除去され、その後に第２の絶縁層（１７）が被着される
こと、 上記積層構造において、上記補助エリア中に前記第１の
領域（２）と同じ範囲にわたって補助オリフィス（１
１）が形成されること、 この補助オリフィス（１１）中に、前記第１の領域
（２）と同じ導電形を有し、好ましくはオーバードーピ
ングされた領域（ｌ２）が形成されること、 前記補助オリフィス（１１）中に設けられた前記半導体
領域（１２）の上面にメタライゼーション（１３）が形
成されること、を特徴とする請求項１０乃至１４のいず
れか１項に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9208178 | 1992-07-02 | ||
| FR9208178A FR2693313B1 (fr) | 1992-07-02 | 1992-07-02 | Transistor JFET vertical à capacité grille/substrat réduite, et procédé de fabrication correspondant. |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06163594A true JPH06163594A (ja) | 1994-06-10 |
Family
ID=9431466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19083593A Withdrawn JPH06163594A (ja) | 1992-07-02 | 1993-07-02 | ゲート−サブストレート間キャパシタンスの少ない垂直接合形電界効果トランジスタ及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0577497A1 (ja) |
| JP (1) | JPH06163594A (ja) |
| FR (1) | FR2693313B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8058674B2 (en) * | 2009-10-07 | 2011-11-15 | Moxtek, Inc. | Alternate 4-terminal JFET geometry to reduce gate to source capacitance |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3600651A (en) * | 1969-12-08 | 1971-08-17 | Fairchild Camera Instr Co | Bipolar and field-effect transistor using polycrystalline epitaxial deposited silicon |
| JPH0691098B2 (ja) * | 1985-04-08 | 1994-11-14 | 株式会社日立製作所 | 半導体装置 |
| JPH02231730A (ja) * | 1989-03-06 | 1990-09-13 | Hitachi Ltd | 半導体装置 |
-
1992
- 1992-07-02 FR FR9208178A patent/FR2693313B1/fr not_active Expired - Fee Related
-
1993
- 1993-06-29 EP EP93401672A patent/EP0577497A1/fr not_active Withdrawn
- 1993-07-02 JP JP19083593A patent/JPH06163594A/ja not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0577497A1 (fr) | 1994-01-05 |
| FR2693313A1 (fr) | 1994-01-07 |
| FR2693313B1 (fr) | 1994-09-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0591672B1 (en) | Method for fabricating bipolar junction and MOS transistors on SOI | |
| US5365090A (en) | Hetero bipolar transistor and method of manufacturing the same | |
| JP3301062B2 (ja) | 隆起したソース及びドレインを有する高性能ｍｏｓｆｅｔ素子及びその形成方法 | |
| US5250448A (en) | Method of fabricating a miniaturized heterojunction bipolar transistor | |
| JP2503460B2 (ja) | バイポ−ラトランジスタおよびその製造方法 | |
| US6268621B1 (en) | Vertical channel field effect transistor | |
| EP0301223A2 (en) | Process for making an inverted silicon-on-insulator semiconductor device having a pedestal structure | |
| US5290716A (en) | Method of manufacturing semiconductor devices | |
| US5164326A (en) | Complementary bipolar and CMOS on SOI | |
| JPH08274110A (ja) | 半導体基板にバイポーラトランジスタを形成する方法 | |
| JP3172031B2 (ja) | 半導体装置の製造方法 | |
| JP2803548B2 (ja) | 半導体装置の製造方法 | |
| JP2001196382A (ja) | 半導体装置及びその製造方法 | |
| JPH06163594A (ja) | ゲート−サブストレート間キャパシタンスの少ない垂直接合形電界効果トランジスタ及びその製造方法 | |
| JP3212598B2 (ja) | バイポーラトランジスタとｃｍｏｓトランジスタを含む回路の製造方法 | |
| JP3467288B2 (ja) | バイポーラ動作モードが最適化された垂直接合形電界効果トランジスタ及びその製造方法 | |
| JP3535542B2 (ja) | 半導体メモリ装置及びその製造方法 | |
| JP3082800B2 (ja) | 半導体装置およびその製造方法 | |
| JPH03211736A (ja) | バイポーラ型半導体集積回路装置の製造方法 | |
| JP3207561B2 (ja) | 半導体集積回路およびその製造方法 | |
| JPH04322432A (ja) | 半導体装置及びその製造方法 | |
| JP3260009B2 (ja) | 半導体装置及びその製造方法 | |
| JP3120441B2 (ja) | 半導体装置およびその製造方法 | |
| JPH04262570A (ja) | Ｃｍｏｓ構造を製作する方法 | |
| JPH04207038A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000905 |