JPH04237157A - 半導体装置 - Google Patents
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- JPH04237157A JPH04237157A JP545991A JP545991A JPH04237157A JP H04237157 A JPH04237157 A JP H04237157A JP 545991 A JP545991 A JP 545991A JP 545991 A JP545991 A JP 545991A JP H04237157 A JPH04237157 A JP H04237157A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 239000003990 capacitor Substances 0.000 claims abstract description 36
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 238000002955 isolation Methods 0.000 claims description 12
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 11
- 239000004020 conductor Substances 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 2
- 239000010703 silicon Substances 0.000 claims description 2
- 238000000034 method Methods 0.000 abstract description 9
- 238000004519 manufacturing process Methods 0.000 abstract 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 31
- 239000010410 layer Substances 0.000 description 29
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 16
- 229920005591 polysilicon Polymers 0.000 description 16
- 235000012239 silicon dioxide Nutrition 0.000 description 15
- 239000000377 silicon dioxide Substances 0.000 description 15
- 229910052681 coesite Inorganic materials 0.000 description 14
- 229910052906 cristobalite Inorganic materials 0.000 description 14
- 229910052682 stishovite Inorganic materials 0.000 description 14
- 229910052905 tridymite Inorganic materials 0.000 description 14
- 230000015572 biosynthetic process Effects 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 5
- 239000012528 membrane Substances 0.000 description 5
- 238000005530 etching Methods 0.000 description 4
- 238000000605 extraction Methods 0.000 description 3
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000012495 reaction gas Substances 0.000 description 2
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 description 1
- 229910005091 Si3N Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置に係り，特に
電源電圧の安定供給のためのコンデンサを有する半導体
装置に関する。 【０００２】近年，ＬＳＩ は微細化技術の進展にとも
ない高速，高集積化の一途をたどっており，電源電圧の
安定供給のために大きな電源コンデンサがチップ内に形
成さることが必要となっている。 【０００３】本発明はこの必要性に対応した構造として
利用できる。 【０００４】 【従来の技術】図２は従来例による電源線に接続したコ
ンデンサ（例えば，配線間容量）を形成した半導体装置
の断面図である。 【０００５】図において，１は半導体基板でｐ型シリコ
ン（ｐ−Ｓｉ）基板， ２は高濃度ｎ型埋込層（ｎ＋−
Ｓｉ 層） ，３は埋込層上に成長されたｎ−Ｓｉエピ
層，４は分離絶縁膜で熱酸化の二酸化シリコン（ＳｉＯ
２）膜，５は素子分離用Ｕ溝内の表面に形成された酸化
膜でＳｉＯ２膜，６はＵ溝内酸化膜の上に成長された窒
化シリコン（Ｓｉ３Ｎ４） 膜，７はＵ溝内に充填され
た導電体でポリシリコン，８はトランジスタのベース，
９は同エミッタ，１０はベース引出し用ｐ型ポリシリコ
ン膜， １１は層間絶縁膜， １２はコンタクト用ｎ型
ポリシリコン， １３は１層目アルミニウム（Ａｌ）配
線膜， １４は容量を構成する誘電体膜でＳｉＯ２膜，
１５は２層目Ａｌ配線膜である。 【０００６】この例のコンデンサはＡｌ／ＳｉＯ２／Ａ
ｌ構造で， 基板上にトランジスタとは別工程で作成さ
れる。以下に従来例のプロセス順序を説明する。 【０００７】１．トランジスタ部の形成（１） 基板１
上に ｎ＋ 埋込層２を形成する。 （２） ｎ−Ｓｉエピ層３を成長する。 （３）Ｕ溝をエッチングで形成し，溝内を酸化してＳｉ
Ｏ２膜５を形成し，その上にＳｉ３Ｎ４ 膜６を成長し
， ポリシリコン７を埋め込み， その表面を酸化する
。 （４）ベース引出し用ｐ型ポリシリコン膜１０を成長し
，パターニング後ベース形成のためのイオン注入を行う
。 （５） 層間絶縁膜のＳｉＯ２膜１１を成長し， 開口
してエミッタコンタクトとコレクタコンタクトのｎ型ポ
リシリコン膜１２を成長し， パターニングして， エ
ミッタ形成およびコレクタコンタクト層のためのイオン
注入を行う。 【０００８】２．コンデンサ形成 （６） １層目Ａｌ配線膜１３をＳｉＯ２膜１１上に被
着する。 （７） 誘電体膜としてＳｉＯ２膜１４を成長する。 （８） コンデンサ部のＳｉＯ２膜１４を必要分だけエ
ッチバックする。 （９） ２層目Ａｌ配線膜１５を被着し， 上記３層を
パターニングしてコンデンサを形成する。 【０００９】 【発明が解決しようとする課題】従来例では，コンデン
サ形成のための別工程を必要とし，またコンデンサは十
分大きな静電容量を得ることができなかった。 【００１０】本発明はプロセスの工程数を増加しないで
大容量の電源用コンデンサを組み込んだ構造を提供し，
電源電圧の安定供給を目的とする。 【００１１】 【課題を解決するための手段】上記課題の解決は，１）
半導体基板内に形成される素子の活性領域間を分離溝に
より分離する半導体装置であって，該基板に該分離溝と
は別に形成された溝内に誘電体膜を介して導電体が埋め
込まれた構造のコンデンサを有し，該基板内に形成され
かつ該誘電体膜と接触する導電層より電源電圧を供給す
ることを特徴とする半導体装置，あるいは２）前記半導
体基板がＳｉ基板であり，前記誘電体膜がＳｉ３Ｎ４
膜である前記１）記載の半導体装置により達成される。 【００１２】 【作用】通常の分離用Ｕ溝内にはＳｉＯ２バッフア膜と
Ｓｉ３Ｎ４ 膜の複合膜を使用しているが，本発明はＵ
溝内に薄く成膜できかつ誘電率の大きなＳｉ３Ｎ４ 膜
のみを誘電体とする電源用コンデンサを縦方向に形成す
ることにより， コンデンサの占有面積を低減し，しか
も大容量が得られるようにして， 電源電圧の安定供給
をはかったものである。 【００１３】つぎの計算結果より分かるように従来例の
Ａｌ／ＳｉＯ２（膜厚 ０．５μｍ）／Ａｌ構造のコン
デンサより単位面積当たり約２９倍の容量が得られる。 単位面積当たりのコンデンサの容量ｃは次式で表される
。 【００１４】 ｃ＝ε０ ・εｒ ／
ｄ ここで， ε０ ：真空誘電率
εｒ ：コンデンサの誘電体の誘
電率 ｄ ：誘電体の
厚さ 本発明： ｃ＝ ０．００８８５１４（
ｆＦ／μｍ） × ７．０／０．０３（μｍ）
＝ ２．０×１０−３ ｐ
Ｆ／μｍ２ 従来例： ｃ＝ ０．００８８
５１４（ｆＦ／μｍ） × ３．９／０．５（μｍ）
＝ ６．９×１０−
５ ｐＦ／μｍ２ 【００１５】 【実施例】図１は本発明の一実施例による電源線に接続
したコンデンサを形成した半導体装置の断面図である。 【００１６】図において，１は半導体基板でｐ−Ｓｉ基
板， ２は ｎ＋型埋込層，３は埋込層上に成長された
ｎ−Ｓｉエピ層，４は分離絶縁膜で熱酸化によるＳｉＯ
２膜，５は素子分離用Ｕ溝内の表面に形成された酸化膜
でＳｉＯ２膜，６はＵ溝内酸化膜の上に成長されたＳｉ
３Ｎ４ 膜，７はＵ溝内に充填された導電体でポリシリ
コン，８はトランジスタのベース，９は同エミッタ，１
０はベース引出し用ｐ型ポリシリコン膜， １１は層間
絶縁膜， １２はコンタクト用ｎ型ポリシリコン， １
３は１層目Ａｌ配線膜である。 【００１７】以下に実施例のプロセス順序を説明する。 １．トランジスタ部の形成従来例と同じである。 【００１８】２．コンデンサ形成 （１） トランジスタ部の形成の際の（３）の工程にお
いて， Ｕ溝をエッチングで形成し，溝内を酸化してＳ
ｉＯ２膜５を形成し，コンデンサ形成用Ｕ溝内のＳｉＯ
２膜５を除去し，その後，Ｓｉ３Ｎ４膜６を成長し，
ポリシリコン７を埋め込む。 （２） １層目Ａｌ配線膜１３を層間絶縁膜のＳｉＯ２
膜１１上に被着する。 【００１９】図１においては，分離溝はコンデンサの片
側にしか描かれていないが，コンデンサを分離溝で囲み
， ｎ＋型埋込層２より一方の電源（例えば，ＶＣＣ）
に接続し， 埋込ポリシリコン７を他方の電源（ＶＥ
Ｅ） または回路上の節点に接続する。 【００２０】このようにすれば，コンデンサはＳｉ３Ｎ
４ 膜６に接する ｎ＋型埋込層２およびｎ−Ｓｉエピ
層３を電源側の電極とし，埋込ポリシリコン７を他方の
電極とするコンデンサが構成される。 【００２１】したがって，電源側の電極の面積は ｎ＋
型埋込層２およびｎ−Ｓｉエピ層３の膜厚の和と分離溝
の周囲長となる。なお，電源接続のための ｎ＋型埋込
層２より基板表面への引出しはコレクタコンタクトの形
成と同様にｎ−Ｓｉエピ層３に高濃度にドープした領域
を形成し，この領域を経由して行う。 【００２２】つぎに， 使用したプロセス条件の一例を
示す。Ｕ溝形成のためのＳｉＯ２のエッチングは，反応
ガスとしてＣＦ４／ＣＨＦ３を用い，これを０．１ Ｔ
ｏｒｒに減圧した雰囲気中でｒｆ電力を５００ Ｗ 印
加して行う。 【００２３】Ｓｉのエッチングは，反応ガスとしてＢＣ
ｌ３＋Ｃｌ２ を用い，これを０．１ Ｔｏｒｒに減圧
した雰囲気中でｒｆ電力を５００ Ｗ 印加して行う。 Ｓｉ３Ｎ４ の気相成長（ＣＶＤ） は，反応ガスとし
てＳｉＨ４＋ＮＨ３ を用い，これを０．１ Ｔｏｒｒ
に減圧した雰囲気中で基板温度を ８００℃にして行う
。 【００２４】ポリシリコンのＣＶＤ は，反応ガスとし
てＳｉＨ４を用い，これを０．２ Ｔｏｒｒに減圧した
雰囲気中で基板温度を ６２０℃にして行う。つぎに，
実施例の効果を示すデータとしてその容量を従来例と比
較する。 【００２５】前記のように単位面積当たりのコンデンサ
の容量ｃは次式で表される。 本発明で，コンデンサの電源側電極となる埋込層とエピ
層の厚さを ３μｍとすれば，単位長さ当たりの容量ｃ
１ は いま， コンデンサの占有面積が１０μｍ× ８μ
ｍで実施例と従来例の容量を比較すると，従来例では，
この面積一杯に形成したＡｌ／ＳｉＯ２／Ａｌ構造の
容量とし，実施例ではこの面積内に１０μｍ×１ μｍ
のＵ溝（溝の周囲長は２２μｍ）を３本平行に２．５
μｍの間隔を開けて配置する。 【００２６】 従来例： Ｃ＝（６．９×１０−５ ｐＦ／
μｍ２）×８０μｍ２ ＝５．５２ ｆＦ 本発明
： Ｃ＝（６ ｆＦ／μｍ） ×２２μｍ×３
本＝３９６ ｆＦ 本発明では従来例の約７２倍の容
量が得られた。 【００２７】なお，Ｕ溝内に容量を形成したトレンチキ
ャパシタはＤＲＡＭのメモリセル等に数多く利用され，
また， バイポーラデバイスのスピードアップキャパ
シタ等に使用した例１）があるが，いずれも，片側の電
極が電源線に接続された電源電圧安定用のコンデンサと
しての開示はない。 【００２８】１） 特開昭６０−２１１９６９， 特
開昭６２−３５６６２号公報 【００２９】 【発明の効果】本発明によれば，プロセスの工程数を増
加しないで大容量の電源用コンデンサを組み込んだ構造
が得られ，電源電圧の安定供給が可能となった。
電源電圧の安定供給のためのコンデンサを有する半導体
装置に関する。 【０００２】近年，ＬＳＩ は微細化技術の進展にとも
ない高速，高集積化の一途をたどっており，電源電圧の
安定供給のために大きな電源コンデンサがチップ内に形
成さることが必要となっている。 【０００３】本発明はこの必要性に対応した構造として
利用できる。 【０００４】 【従来の技術】図２は従来例による電源線に接続したコ
ンデンサ（例えば，配線間容量）を形成した半導体装置
の断面図である。 【０００５】図において，１は半導体基板でｐ型シリコ
ン（ｐ−Ｓｉ）基板， ２は高濃度ｎ型埋込層（ｎ＋−
Ｓｉ 層） ，３は埋込層上に成長されたｎ−Ｓｉエピ
層，４は分離絶縁膜で熱酸化の二酸化シリコン（ＳｉＯ
２）膜，５は素子分離用Ｕ溝内の表面に形成された酸化
膜でＳｉＯ２膜，６はＵ溝内酸化膜の上に成長された窒
化シリコン（Ｓｉ３Ｎ４） 膜，７はＵ溝内に充填され
た導電体でポリシリコン，８はトランジスタのベース，
９は同エミッタ，１０はベース引出し用ｐ型ポリシリコ
ン膜， １１は層間絶縁膜， １２はコンタクト用ｎ型
ポリシリコン， １３は１層目アルミニウム（Ａｌ）配
線膜， １４は容量を構成する誘電体膜でＳｉＯ２膜，
１５は２層目Ａｌ配線膜である。 【０００６】この例のコンデンサはＡｌ／ＳｉＯ２／Ａ
ｌ構造で， 基板上にトランジスタとは別工程で作成さ
れる。以下に従来例のプロセス順序を説明する。 【０００７】１．トランジスタ部の形成（１） 基板１
上に ｎ＋ 埋込層２を形成する。 （２） ｎ−Ｓｉエピ層３を成長する。 （３）Ｕ溝をエッチングで形成し，溝内を酸化してＳｉ
Ｏ２膜５を形成し，その上にＳｉ３Ｎ４ 膜６を成長し
， ポリシリコン７を埋め込み， その表面を酸化する
。 （４）ベース引出し用ｐ型ポリシリコン膜１０を成長し
，パターニング後ベース形成のためのイオン注入を行う
。 （５） 層間絶縁膜のＳｉＯ２膜１１を成長し， 開口
してエミッタコンタクトとコレクタコンタクトのｎ型ポ
リシリコン膜１２を成長し， パターニングして， エ
ミッタ形成およびコレクタコンタクト層のためのイオン
注入を行う。 【０００８】２．コンデンサ形成 （６） １層目Ａｌ配線膜１３をＳｉＯ２膜１１上に被
着する。 （７） 誘電体膜としてＳｉＯ２膜１４を成長する。 （８） コンデンサ部のＳｉＯ２膜１４を必要分だけエ
ッチバックする。 （９） ２層目Ａｌ配線膜１５を被着し， 上記３層を
パターニングしてコンデンサを形成する。 【０００９】 【発明が解決しようとする課題】従来例では，コンデン
サ形成のための別工程を必要とし，またコンデンサは十
分大きな静電容量を得ることができなかった。 【００１０】本発明はプロセスの工程数を増加しないで
大容量の電源用コンデンサを組み込んだ構造を提供し，
電源電圧の安定供給を目的とする。 【００１１】 【課題を解決するための手段】上記課題の解決は，１）
半導体基板内に形成される素子の活性領域間を分離溝に
より分離する半導体装置であって，該基板に該分離溝と
は別に形成された溝内に誘電体膜を介して導電体が埋め
込まれた構造のコンデンサを有し，該基板内に形成され
かつ該誘電体膜と接触する導電層より電源電圧を供給す
ることを特徴とする半導体装置，あるいは２）前記半導
体基板がＳｉ基板であり，前記誘電体膜がＳｉ３Ｎ４
膜である前記１）記載の半導体装置により達成される。 【００１２】 【作用】通常の分離用Ｕ溝内にはＳｉＯ２バッフア膜と
Ｓｉ３Ｎ４ 膜の複合膜を使用しているが，本発明はＵ
溝内に薄く成膜できかつ誘電率の大きなＳｉ３Ｎ４ 膜
のみを誘電体とする電源用コンデンサを縦方向に形成す
ることにより， コンデンサの占有面積を低減し，しか
も大容量が得られるようにして， 電源電圧の安定供給
をはかったものである。 【００１３】つぎの計算結果より分かるように従来例の
Ａｌ／ＳｉＯ２（膜厚 ０．５μｍ）／Ａｌ構造のコン
デンサより単位面積当たり約２９倍の容量が得られる。 単位面積当たりのコンデンサの容量ｃは次式で表される
。 【００１４】 ｃ＝ε０ ・εｒ ／
ｄ ここで， ε０ ：真空誘電率
εｒ ：コンデンサの誘電体の誘
電率 ｄ ：誘電体の
厚さ 本発明： ｃ＝ ０．００８８５１４（
ｆＦ／μｍ） × ７．０／０．０３（μｍ）
＝ ２．０×１０−３ ｐ
Ｆ／μｍ２ 従来例： ｃ＝ ０．００８８
５１４（ｆＦ／μｍ） × ３．９／０．５（μｍ）
＝ ６．９×１０−
５ ｐＦ／μｍ２ 【００１５】 【実施例】図１は本発明の一実施例による電源線に接続
したコンデンサを形成した半導体装置の断面図である。 【００１６】図において，１は半導体基板でｐ−Ｓｉ基
板， ２は ｎ＋型埋込層，３は埋込層上に成長された
ｎ−Ｓｉエピ層，４は分離絶縁膜で熱酸化によるＳｉＯ
２膜，５は素子分離用Ｕ溝内の表面に形成された酸化膜
でＳｉＯ２膜，６はＵ溝内酸化膜の上に成長されたＳｉ
３Ｎ４ 膜，７はＵ溝内に充填された導電体でポリシリ
コン，８はトランジスタのベース，９は同エミッタ，１
０はベース引出し用ｐ型ポリシリコン膜， １１は層間
絶縁膜， １２はコンタクト用ｎ型ポリシリコン， １
３は１層目Ａｌ配線膜である。 【００１７】以下に実施例のプロセス順序を説明する。 １．トランジスタ部の形成従来例と同じである。 【００１８】２．コンデンサ形成 （１） トランジスタ部の形成の際の（３）の工程にお
いて， Ｕ溝をエッチングで形成し，溝内を酸化してＳ
ｉＯ２膜５を形成し，コンデンサ形成用Ｕ溝内のＳｉＯ
２膜５を除去し，その後，Ｓｉ３Ｎ４膜６を成長し，
ポリシリコン７を埋め込む。 （２） １層目Ａｌ配線膜１３を層間絶縁膜のＳｉＯ２
膜１１上に被着する。 【００１９】図１においては，分離溝はコンデンサの片
側にしか描かれていないが，コンデンサを分離溝で囲み
， ｎ＋型埋込層２より一方の電源（例えば，ＶＣＣ）
に接続し， 埋込ポリシリコン７を他方の電源（ＶＥ
Ｅ） または回路上の節点に接続する。 【００２０】このようにすれば，コンデンサはＳｉ３Ｎ
４ 膜６に接する ｎ＋型埋込層２およびｎ−Ｓｉエピ
層３を電源側の電極とし，埋込ポリシリコン７を他方の
電極とするコンデンサが構成される。 【００２１】したがって，電源側の電極の面積は ｎ＋
型埋込層２およびｎ−Ｓｉエピ層３の膜厚の和と分離溝
の周囲長となる。なお，電源接続のための ｎ＋型埋込
層２より基板表面への引出しはコレクタコンタクトの形
成と同様にｎ−Ｓｉエピ層３に高濃度にドープした領域
を形成し，この領域を経由して行う。 【００２２】つぎに， 使用したプロセス条件の一例を
示す。Ｕ溝形成のためのＳｉＯ２のエッチングは，反応
ガスとしてＣＦ４／ＣＨＦ３を用い，これを０．１ Ｔ
ｏｒｒに減圧した雰囲気中でｒｆ電力を５００ Ｗ 印
加して行う。 【００２３】Ｓｉのエッチングは，反応ガスとしてＢＣ
ｌ３＋Ｃｌ２ を用い，これを０．１ Ｔｏｒｒに減圧
した雰囲気中でｒｆ電力を５００ Ｗ 印加して行う。 Ｓｉ３Ｎ４ の気相成長（ＣＶＤ） は，反応ガスとし
てＳｉＨ４＋ＮＨ３ を用い，これを０．１ Ｔｏｒｒ
に減圧した雰囲気中で基板温度を ８００℃にして行う
。 【００２４】ポリシリコンのＣＶＤ は，反応ガスとし
てＳｉＨ４を用い，これを０．２ Ｔｏｒｒに減圧した
雰囲気中で基板温度を ６２０℃にして行う。つぎに，
実施例の効果を示すデータとしてその容量を従来例と比
較する。 【００２５】前記のように単位面積当たりのコンデンサ
の容量ｃは次式で表される。 本発明で，コンデンサの電源側電極となる埋込層とエピ
層の厚さを ３μｍとすれば，単位長さ当たりの容量ｃ
１ は いま， コンデンサの占有面積が１０μｍ× ８μ
ｍで実施例と従来例の容量を比較すると，従来例では，
この面積一杯に形成したＡｌ／ＳｉＯ２／Ａｌ構造の
容量とし，実施例ではこの面積内に１０μｍ×１ μｍ
のＵ溝（溝の周囲長は２２μｍ）を３本平行に２．５
μｍの間隔を開けて配置する。 【００２６】 従来例： Ｃ＝（６．９×１０−５ ｐＦ／
μｍ２）×８０μｍ２ ＝５．５２ ｆＦ 本発明
： Ｃ＝（６ ｆＦ／μｍ） ×２２μｍ×３
本＝３９６ ｆＦ 本発明では従来例の約７２倍の容
量が得られた。 【００２７】なお，Ｕ溝内に容量を形成したトレンチキ
ャパシタはＤＲＡＭのメモリセル等に数多く利用され，
また， バイポーラデバイスのスピードアップキャパ
シタ等に使用した例１）があるが，いずれも，片側の電
極が電源線に接続された電源電圧安定用のコンデンサと
しての開示はない。 【００２８】１） 特開昭６０−２１１９６９， 特
開昭６２−３５６６２号公報 【００２９】 【発明の効果】本発明によれば，プロセスの工程数を増
加しないで大容量の電源用コンデンサを組み込んだ構造
が得られ，電源電圧の安定供給が可能となった。
【図１】 本発明の一実施例による電源線に接続した
コンデンサを形成した半導体装置の断面図
コンデンサを形成した半導体装置の断面図
【図２】
従来例による電源線に接続したコンデンサを形成した半
導体装置の断面図
従来例による電源線に接続したコンデンサを形成した半
導体装置の断面図
１ 半導体基板でｐ−Ｓｉ基板
２ ｎ＋型埋込層
３ ｎ−Ｓｉエピ層
４ 分離絶縁膜でＳｉＯ２膜
５ Ｕ溝内の表面に形成された酸化膜でＳｉＯ２膜６
Ｕ溝内酸化膜の上に成長されたＳｉ３Ｎ４ 膜７
Ｕ溝内に充填された導電体でポリシリコン８ ベー
ス ９ エミッタ １０ ベース引出し用ｐ型ポリシリコン膜１１ 層
間絶縁膜 １２ コンタクト用ｎ型ポリシリコン１３ １層目
Ａｌ配線膜
Ｕ溝内酸化膜の上に成長されたＳｉ３Ｎ４ 膜７
Ｕ溝内に充填された導電体でポリシリコン８ ベー
ス ９ エミッタ １０ ベース引出し用ｐ型ポリシリコン膜１１ 層
間絶縁膜 １２ コンタクト用ｎ型ポリシリコン１３ １層目
Ａｌ配線膜
Claims (2)
- 【請求項１】 半導体基板内に形成される素子の活性
領域間を分離溝により分離する半導体装置であって，該
基板に該分離溝とは別に形成された溝内に誘電体膜を介
して導電体が埋め込まれた構造のコンデンサを有し，該
基板内に形成されかつ該誘電体膜と接触する導電層より
電源電圧を供給することを特徴とする半導体装置。 - 【請求項２】 前記半導体基板がシリコン（Ｓｉ）基
板であり，前記誘電体膜が窒化シリコン（Ｓｉ３Ｎ４）
膜であることを特徴とする請求項１記載の半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP545991A JPH04237157A (ja) | 1991-01-22 | 1991-01-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP545991A JPH04237157A (ja) | 1991-01-22 | 1991-01-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04237157A true JPH04237157A (ja) | 1992-08-25 |
Family
ID=11611810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP545991A Withdrawn JPH04237157A (ja) | 1991-01-22 | 1991-01-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04237157A (ja) |
-
1991
- 1991-01-22 JP JP545991A patent/JPH04237157A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |