JPH04237158A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH04237158A JPH04237158A JP546191A JP546191A JPH04237158A JP H04237158 A JPH04237158 A JP H04237158A JP 546191 A JP546191 A JP 546191A JP 546191 A JP546191 A JP 546191A JP H04237158 A JPH04237158 A JP H04237158A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置およびその製
造方法に係り，特にチップ背面より電源電圧を供給する
半導体装置とその製造方法に関する。
造方法に係り，特にチップ背面より電源電圧を供給する
半導体装置とその製造方法に関する。
【０００２】近年，ＬＳＩ は微細化技術の進展にとも
ない高速，高集積化の一途をたどっており，そのためチ
ップ面積の増大と共に電源配線内の電圧降下も大きくな
りチップ背面より電源電圧を供給する方式が採られるよ
うになってきた。
ない高速，高集積化の一途をたどっており，そのためチ
ップ面積の増大と共に電源配線内の電圧降下も大きくな
りチップ背面より電源電圧を供給する方式が採られるよ
うになってきた。
【０００３】このため，安定かつ容易にこの構造が作成
できるプロセスの開発と，電源電圧の安定供給のために
大きなコンデンサがチップ内に形成さることが必要とな
っている。
できるプロセスの開発と，電源電圧の安定供給のために
大きなコンデンサがチップ内に形成さることが必要とな
っている。
【０００４】本発明はこの必要性に対応した構造と製法
として利用できる。以下の各欄において，１）は発明１
，２）は発明２，３）は発明３，４）は発明４，５）は
発明５に関連した事項を説明する。
として利用できる。以下の各欄において，１）は発明１
，２）は発明２，３）は発明３，４）は発明４，５）は
発明５に関連した事項を説明する。
【０００５】
【従来の技術】１），２）従来のＬＳＩ においては，
電源電圧供給にチップ表面の配線を利用していた。とこ
ろが集積化が進むにつれ配線長が長くなり， チップ面
積が大型化して配線内の電圧降下がデバイス性能に影響
し， また， 電源配線のレイアウトおよびプロセスに
も種々の制約が生じていた。
電源電圧供給にチップ表面の配線を利用していた。とこ
ろが集積化が進むにつれ配線長が長くなり， チップ面
積が大型化して配線内の電圧降下がデバイス性能に影響
し， また， 電源配線のレイアウトおよびプロセスに
も種々の制約が生じていた。
【０００６】さらに， 基板と素子形成領域が逆導電型
であるため寄生容量が生じ， デバイスの高速化を阻害
していた。３）従来の電源用平滑コンデンサはトランジ
スタと別工程で， チップ上に金属膜／酸化膜／金属膜
（例えば，Ａｌ／ＳｉＯ２／Ａｌ）の構造で形成してい
た。そのためプロセスの工程数が多く，使用するマスク
やレチクル等が増加し製造原価が高くなる。４）図６（
Ａ），（Ｂ） は発明４の従来例を説明する断面図と平
面図である。
であるため寄生容量が生じ， デバイスの高速化を阻害
していた。３）従来の電源用平滑コンデンサはトランジ
スタと別工程で， チップ上に金属膜／酸化膜／金属膜
（例えば，Ａｌ／ＳｉＯ２／Ａｌ）の構造で形成してい
た。そのためプロセスの工程数が多く，使用するマスク
やレチクル等が増加し製造原価が高くなる。４）図６（
Ａ），（Ｂ） は発明４の従来例を説明する断面図と平
面図である。
【０００７】図はトランジスタ部と抵抗部と電源パス部
を示す。図において，１は支持基板で高濃度のｎ型シリ
コン（ｎ＋−Ｓｉ）基板，２は絶縁層で二酸化シリコン
（ＳｉＯ２）膜，３は表面半導体層で ｎ＋−Ｓｉ 層
３が貼り合わせ技術等により順に積層されたＳＯＩ 基
板を用いている。
を示す。図において，１は支持基板で高濃度のｎ型シリ
コン（ｎ＋−Ｓｉ）基板，２は絶縁層で二酸化シリコン
（ＳｉＯ２）膜，３は表面半導体層で ｎ＋−Ｓｉ 層
３が貼り合わせ技術等により順に積層されたＳＯＩ 基
板を用いている。
【０００８】４はＳＯＩ 基板上に成長されたｎ−Ｓｉ
エピ層，５は層間絶縁膜としての酸化膜でＳｉＯ２膜，
６は素子分離用のＵ溝，７は電源パス用のＵ溝，９は導
電性物質でポリシリコン，１１は導電膜でコンタクト用
ポリシリコン膜， １２はトランジスタのベース， １
３はエミッタ， １４はポリシリコン膜， １５は被覆
絶縁膜でＳｉＯ２膜膜，１６はＡｌ等の電極， ４１は
抵抗でポリシリコン膜である。
エピ層，５は層間絶縁膜としての酸化膜でＳｉＯ２膜，
６は素子分離用のＵ溝，７は電源パス用のＵ溝，９は導
電性物質でポリシリコン，１１は導電膜でコンタクト用
ポリシリコン膜， １２はトランジスタのベース， １
３はエミッタ， １４はポリシリコン膜， １５は被覆
絶縁膜でＳｉＯ２膜膜，１６はＡｌ等の電極， ４１は
抵抗でポリシリコン膜である。
【０００９】なおこの図は，後記の発明２の実施例（図
３）で説明する，背面から電源を供給する半導体装置に
回路内素子の抵抗４１を付加したものである。特に，バ
イポーラＩＣではトランジスタとともに抵抗が回路内に
数多く用いられている。トランジスタは近年自己整合構
造の導入等により微細化が進んでいるが， 他方回路内
に占める抵抗の領域が相対的に大きくなってきている。 また，ゲートアレイにおいては種々の回路を配線の変更
だけで実現するために，多数の抵抗をあらかじめ用意し
ておく必要がある。
３）で説明する，背面から電源を供給する半導体装置に
回路内素子の抵抗４１を付加したものである。特に，バ
イポーラＩＣではトランジスタとともに抵抗が回路内に
数多く用いられている。トランジスタは近年自己整合構
造の導入等により微細化が進んでいるが， 他方回路内
に占める抵抗の領域が相対的に大きくなってきている。 また，ゲートアレイにおいては種々の回路を配線の変更
だけで実現するために，多数の抵抗をあらかじめ用意し
ておく必要がある。
【００１０】さらに， これらの抵抗領域により配線の
自由度が低下している。５）発明２の実施例（図３）で
は両面ｎ型のＳＯＩ 基板を用いて電源電圧（ＶＣＣ）
を背面より供給していた。
自由度が低下している。５）発明２の実施例（図３）で
は両面ｎ型のＳＯＩ 基板を用いて電源電圧（ＶＣＣ）
を背面より供給していた。
【００１１】この場合， 安定した電源の供給をはかる
ための電源コンデンサは， 例えば発明３の実施例（図
４）のようにチップ上に形成され，チップ面積を増加す
るようになる。
ための電源コンデンサは， 例えば発明３の実施例（図
４）のようにチップ上に形成され，チップ面積を増加す
るようになる。
【００１２】
【発明が解決しようとする課題】以上の各従来例の課題
を解決するため，各発明は以下のことを目的とする。 １），２）電源配線による電圧降下や素子／基板間の寄
生容量を低減する。 ３）チップ背面より電源電圧を供給する半導体装置にお
いてプロセスの工程数を増加しないで大容量の電源用平
滑コンデンサを組み込んだ構造を提供する。 ４）回路内抵抗のチップ内に占める面積を低減し，配線
の自由度を向上させる。 ５）安定した電源の供給をはかるための電源用コンデン
サのチップ内に占める面積を０にして，高集積化をはか
る。
を解決するため，各発明は以下のことを目的とする。 １），２）電源配線による電圧降下や素子／基板間の寄
生容量を低減する。 ３）チップ背面より電源電圧を供給する半導体装置にお
いてプロセスの工程数を増加しないで大容量の電源用平
滑コンデンサを組み込んだ構造を提供する。 ４）回路内抵抗のチップ内に占める面積を低減し，配線
の自由度を向上させる。 ５）安定した電源の供給をはかるための電源用コンデン
サのチップ内に占める面積を０にして，高集積化をはか
る。
【００１３】
【課題を解決するための手段】上記課題の解決は，１）
高濃度支持基板（１） 上にＳＯＩ 酸化膜（２） を
介して高濃度素子形成層（３）が形成されたＳＯＩ 基
板の該高濃度素子形成層（３）の上に低濃度エピタキシ
ャル成長層（４）を成長する工程と，電源を背面より供
給するための電源パス部を形成しようとする領域の該エ
ピタキシャル成長層（４）の表面に選択酸化法によりフ
ィールド酸化膜（５） を形成する工程と，該フィール
ド酸化膜（５） の領域内にその表面よりＳＯＩ 酸化
膜（２） に届く素子分離用の溝（６） と電源パス部
形成用の溝（７） を形成する工程と，電源パス部形成
領域のフィールド酸化膜（５） およびＳＯＩ 酸化膜
（２） をエッチング除去して， 該電源パス部形成用
の溝（７） に導電性物質（９） を埋め込む工程と，
該導電性物質（９） の上に導電膜（１１）を形成す
る工程とを有する半導体装置の製造方法，あるいは２）
導電性基板（１） 上に形成されたＳＯＩ 酸化膜（２
） と高濃度半導体層（３）と低濃度素子形成層（４）
を貫通しかつ該基板（１） に接続する導電性物質（９
） を有し， 該基板から電源電圧を供給することを特
徴とする半導体装置， あるいは３）前記導電性基板（
１） 上に形成された前記素子形成層（４）を貫通しか
つ該基板（１） に接続する導電体（９） 上に誘電体
膜（８） と導電体膜（１１）が順に積層されたコンデ
ンサを有する前記２）記載の半導体装置，あるいは４）
回路内抵抗が前記導電体膜（１１）と一体化して形成さ
れている前記３）記載の半導体装置，あるいは，５）導
電性基板（１） 上に形成されたＳＯＩ 酸化膜（２）
と一導電型高濃度半導体膜（４１）と反対導電型高濃
度埋込層（３）と低濃度反対導電型素子形成層（４）を
貫通しかつ該基板（１） に接続する導電性物質（９）
を有し， 該基板から一方の電源電圧を供給し，該一
導電型高濃度半導体膜（５１）と該反対導電型高濃度埋
込層（３）と該反対導電型低濃度素子形成層（４）を貫
通しかつ該一導電型高濃度半導体膜（５１）に接続する
導電性物質（９Ｅ）を有し， 該一導電型高濃度半導体
膜（５１）から他方の電源電圧を供給する半導体装置に
より達成される。
高濃度支持基板（１） 上にＳＯＩ 酸化膜（２） を
介して高濃度素子形成層（３）が形成されたＳＯＩ 基
板の該高濃度素子形成層（３）の上に低濃度エピタキシ
ャル成長層（４）を成長する工程と，電源を背面より供
給するための電源パス部を形成しようとする領域の該エ
ピタキシャル成長層（４）の表面に選択酸化法によりフ
ィールド酸化膜（５） を形成する工程と，該フィール
ド酸化膜（５） の領域内にその表面よりＳＯＩ 酸化
膜（２） に届く素子分離用の溝（６） と電源パス部
形成用の溝（７） を形成する工程と，電源パス部形成
領域のフィールド酸化膜（５） およびＳＯＩ 酸化膜
（２） をエッチング除去して， 該電源パス部形成用
の溝（７） に導電性物質（９） を埋め込む工程と，
該導電性物質（９） の上に導電膜（１１）を形成す
る工程とを有する半導体装置の製造方法，あるいは２）
導電性基板（１） 上に形成されたＳＯＩ 酸化膜（２
） と高濃度半導体層（３）と低濃度素子形成層（４）
を貫通しかつ該基板（１） に接続する導電性物質（９
） を有し， 該基板から電源電圧を供給することを特
徴とする半導体装置， あるいは３）前記導電性基板（
１） 上に形成された前記素子形成層（４）を貫通しか
つ該基板（１） に接続する導電体（９） 上に誘電体
膜（８） と導電体膜（１１）が順に積層されたコンデ
ンサを有する前記２）記載の半導体装置，あるいは４）
回路内抵抗が前記導電体膜（１１）と一体化して形成さ
れている前記３）記載の半導体装置，あるいは，５）導
電性基板（１） 上に形成されたＳＯＩ 酸化膜（２）
と一導電型高濃度半導体膜（４１）と反対導電型高濃
度埋込層（３）と低濃度反対導電型素子形成層（４）を
貫通しかつ該基板（１） に接続する導電性物質（９）
を有し， 該基板から一方の電源電圧を供給し，該一
導電型高濃度半導体膜（５１）と該反対導電型高濃度埋
込層（３）と該反対導電型低濃度素子形成層（４）を貫
通しかつ該一導電型高濃度半導体膜（５１）に接続する
導電性物質（９Ｅ）を有し， 該一導電型高濃度半導体
膜（５１）から他方の電源電圧を供給する半導体装置に
より達成される。
【００１４】
【作用】１），２）表面半導体層も支持基板も高濃度（
この上に成長されるエピタキシャル層より高濃度）にド
ープされたＳＯＩ 基板を用い，表面半導体層をそのま
まコレクタの高濃度埋込層とし，電源（Ｖｃｃ） パス
部をＵ溝を利用して形成することにより背面供給を可能
にしている。 ３）電源供給部と同時に形成したＵ溝埋込ポリシリコン
とコンタクト用導電膜との間に，発明１の工程で使用し
たＳｉ３Ｎ４ 膜をそのまま残して電源用コンデンサと
する。
この上に成長されるエピタキシャル層より高濃度）にド
ープされたＳＯＩ 基板を用い，表面半導体層をそのま
まコレクタの高濃度埋込層とし，電源（Ｖｃｃ） パス
部をＵ溝を利用して形成することにより背面供給を可能
にしている。 ３）電源供給部と同時に形成したＵ溝埋込ポリシリコン
とコンタクト用導電膜との間に，発明１の工程で使用し
たＳｉ３Ｎ４ 膜をそのまま残して電源用コンデンサと
する。
【００１５】この結果，つぎの計算結果より分かるよう
に従来例のＡｌ／ＳｉＯ２／Ａｌ構造のコンデンサより
約２９倍の容量が得られる。単位面積当たりのコンデン
サの容量Ｃは次式で表される。
に従来例のＡｌ／ＳｉＯ２／Ａｌ構造のコンデンサより
約２９倍の容量が得られる。単位面積当たりのコンデン
サの容量Ｃは次式で表される。
【００１６】
Ｃ＝ε０ ・εｒ ／
ｄ ここで， ε０ ：真空誘電率
εｒ ：コンデンサの誘電体の誘
電率 ｄ ：誘電体の
厚さ 本発明： Ｃ＝ ０．００８８５１４（
ｆＦ／μｍ） × ３．９／０．５（μｍ）
＝６．９ ×１０−５ ｐＦ
／μｍ２ 従来例： Ｃ＝ ０．００８８５
１４（ｆＦ／μｍ） × ７．０／０．０３（μｍ）
＝２．０ ×１０−
３ ｐＦ／μｍ２ ４）本発明はチップ背面からの電源
パス部のコンタクト用ポリシリコンと回路内抵抗を一体
化することにより素子面積を低減するようにしたもので
ある。 ５）支持基板がｎ型で表面半導体層がｐ型のＳＯＩ 基
板を用い， 一方の電源（ＶＣＣ） を支持基板から，
他方の電源（ＶＥＥ） をバルク内（表面半導体層：
ＳＯＩ 基板の高濃度ｐ型層）から供給することにより
， 両電源間にＳＯＩ 酸化膜を誘電体膜とする大きな
酸化膜容量が形成されることを利用したものである。
ｄ ここで， ε０ ：真空誘電率
εｒ ：コンデンサの誘電体の誘
電率 ｄ ：誘電体の
厚さ 本発明： Ｃ＝ ０．００８８５１４（
ｆＦ／μｍ） × ３．９／０．５（μｍ）
＝６．９ ×１０−５ ｐＦ
／μｍ２ 従来例： Ｃ＝ ０．００８８５
１４（ｆＦ／μｍ） × ７．０／０．０３（μｍ）
＝２．０ ×１０−
３ ｐＦ／μｍ２ ４）本発明はチップ背面からの電源
パス部のコンタクト用ポリシリコンと回路内抵抗を一体
化することにより素子面積を低減するようにしたもので
ある。 ５）支持基板がｎ型で表面半導体層がｐ型のＳＯＩ 基
板を用い， 一方の電源（ＶＣＣ） を支持基板から，
他方の電源（ＶＥＥ） をバルク内（表面半導体層：
ＳＯＩ 基板の高濃度ｐ型層）から供給することにより
， 両電源間にＳＯＩ 酸化膜を誘電体膜とする大きな
酸化膜容量が形成されることを利用したものである。
【００１７】
【実施例】１）発明１図１〜図２は発明１の一実施例を
説明する断面図である。
説明する断面図である。
【００１８】図１（Ａ） において，支持基板として高
濃度の ｎ＋−Ｓｉ 基板，絶縁層としてＳｉＯ２膜２
，その上に表面半導体層として ｎ＋−Ｓｉ 層３が，
貼り合わせ技術等により順に積層されたＳＯＩ 基板
を用いる。
濃度の ｎ＋−Ｓｉ 基板，絶縁層としてＳｉＯ２膜２
，その上に表面半導体層として ｎ＋−Ｓｉ 層３が，
貼り合わせ技術等により順に積層されたＳＯＩ 基板
を用いる。
【００１９】図の矢印はトランジスタ形成部と電源パス
部形成部を示す。図１（Ｂ） において，基板上にｎ−
Ｓｉエピ層４を成長し，フィールド酸化膜として熱酸化
によるＳｉＯ２膜５を形成する。
部形成部を示す。図１（Ｂ） において，基板上にｎ−
Ｓｉエピ層４を成長し，フィールド酸化膜として熱酸化
によるＳｉＯ２膜５を形成する。
【００２０】つぎに，ＳｉＯ２膜５の領域に分離用のＵ
溝６と電源パス用のＵ溝７をＳｉＯ２膜２にとどくよう
に形成し，溝内面を酸化する。Ｕ溝形成のためのＳｉＯ
２のエッチングは，反応ガスとしてＣＦ４／ＣＨＦ３を
用い，これを０．２ Ｔｏｒｒに減圧した雰囲気中でｒ
ｆ電力を５００ Ｗ 印加して行う。
溝６と電源パス用のＵ溝７をＳｉＯ２膜２にとどくよう
に形成し，溝内面を酸化する。Ｕ溝形成のためのＳｉＯ
２のエッチングは，反応ガスとしてＣＦ４／ＣＨＦ３を
用い，これを０．２ Ｔｏｒｒに減圧した雰囲気中でｒ
ｆ電力を５００ Ｗ 印加して行う。
【００２１】Ｓｉのエッチングは，反応ガスとしてＢＣ
ｌ３＋Ｃｌ２ を用い，これを０．１ Ｔｏｒｒに減圧
した雰囲気中でｒｆ電力を５００ Ｗ 印加して行う。 つぎに，気相成長（ＣＶＤ） 法を用いて， 基板上に
耐酸化膜として厚さ ３００Åの窒化シリコン（Ｓｉ３
Ｎ４） 膜８を成長する。
ｌ３＋Ｃｌ２ を用い，これを０．１ Ｔｏｒｒに減圧
した雰囲気中でｒｆ電力を５００ Ｗ 印加して行う。 つぎに，気相成長（ＣＶＤ） 法を用いて， 基板上に
耐酸化膜として厚さ ３００Åの窒化シリコン（Ｓｉ３
Ｎ４） 膜８を成長する。
【００２２】Ｓｉ３Ｎ４ のＣＶＤ は，反応ガスとし
てＳｉＨ４／ＮＨ３を用い，これを １ Ｔｏｒｒ に
減圧した雰囲気中で基板温度を ８００℃にして行う。 つぎに，リソグラフィを用いて電源パス部のＳｉ３Ｎ４
膜８を除去する。
てＳｉＨ４／ＮＨ３を用い，これを １ Ｔｏｒｒ に
減圧した雰囲気中で基板温度を ８００℃にして行う。 つぎに，リソグラフィを用いて電源パス部のＳｉ３Ｎ４
膜８を除去する。
【００２３】図１（Ｃ） において，残ったＳｉ３Ｎ４
膜８をマスクにして，電源パス部のフィールド酸化膜
のＳｉＯ２膜５とＳＯＩ 酸化膜のＳｉＯ２膜２をエッ
チング除去する。ＳｉＯ２のエッチングは，弗酸系エッ
チャントを用いて行う。
膜８をマスクにして，電源パス部のフィールド酸化膜
のＳｉＯ２膜５とＳＯＩ 酸化膜のＳｉＯ２膜２をエッ
チング除去する。ＳｉＯ２のエッチングは，弗酸系エッ
チャントを用いて行う。
【００２４】図２（Ｄ） において，ＣＶＤ 法により
，Ｕ溝６，７内にポリシリコン９を埋める。ポリシリコ
ンのＣＶＤ は，反応ガスとしてＳｉＨ４を用い，これ
を０．２ Ｔｏｒｒに減圧した雰囲気中で基板温度を
６２０℃にして行う。
，Ｕ溝６，７内にポリシリコン９を埋める。ポリシリコ
ンのＣＶＤ は，反応ガスとしてＳｉＨ４を用い，これ
を０．２ Ｔｏｒｒに減圧した雰囲気中で基板温度を
６２０℃にして行う。
【００２５】発明６のドープされたポリシリコンのＣＶ
Ｄ は，反応ガスとしてＳｉＨ４／ＰＨ３を用い，これ
を０．２ Ｔｏｒｒに減圧した雰囲気中で基板温度を
６２０℃にして行う。この場合は，基板とのコンタクト
が低抵抗化される。
Ｄ は，反応ガスとしてＳｉＨ４／ＰＨ３を用い，これ
を０．２ Ｔｏｒｒに減圧した雰囲気中で基板温度を
６２０℃にして行う。この場合は，基板とのコンタクト
が低抵抗化される。
【００２６】図２（Ｅ） において，埋め込まれたポリ
シリコン９の表面を酸化してＳｉＯ２膜１０を形成する
。図２（Ｆ） において，埋込ポリシリコンを酸化して
形成されたＳｉＯ２膜１０を弗酸系エッチャントを用い
てエッチング除去する。
シリコン９の表面を酸化してＳｉＯ２膜１０を形成する
。図２（Ｆ） において，埋込ポリシリコンを酸化して
形成されたＳｉＯ２膜１０を弗酸系エッチャントを用い
てエッチング除去する。
【００２７】図２（Ｇ） において，ＣＶＤ 法により
， 導電体膜として厚さ３０００Åのコンタクト用ポリ
シリコン膜１１を成長し， コンタクト補償用のイオン
注入を行いｎ−Ｓｉエピ層４を高濃度のｎ型にする。
， 導電体膜として厚さ３０００Åのコンタクト用ポリ
シリコン膜１１を成長し， コンタクト補償用のイオン
注入を行いｎ−Ｓｉエピ層４を高濃度のｎ型にする。
【００２８】ついで，ポリシリコン膜１１に所定のパタ
ーニングを行う。補償イオン注入の条件は， りんイオ
ン（Ｐ＋） をエネルギー ７０ ＫｅＶ，ドーズ量５
×１０１５ｃｍ−２で打ち込む。
ーニングを行う。補償イオン注入の条件は， りんイオ
ン（Ｐ＋） をエネルギー ７０ ＫｅＶ，ドーズ量５
×１０１５ｃｍ−２で打ち込む。
【００２９】以上で電源パス部が形成される。電源は
Ｖｃｃでも ＶＥＥでもよい。２）発明２図３は発明２
の一実施例例を説明する断面図である。
Ｖｃｃでも ＶＥＥでもよい。２）発明２図３は発明２
の一実施例例を説明する断面図である。
【００３０】図はバイポーラデバイスに適用した例で，
トランジスタ部と発明１の実施例で形成された電源パス
部が示される。図において，１２はトランジスタのベー
ス， １３はエミッタ， １４は高濃度ポリシリコン膜
， １５は被覆絶縁膜でＳｉＯ２膜，１６はＡｌ等の電
極である。３）発明３図４は発明３の一実施例を説明す
る断面図である。
トランジスタ部と発明１の実施例で形成された電源パス
部が示される。図において，１２はトランジスタのベー
ス， １３はエミッタ， １４は高濃度ポリシリコン膜
， １５は被覆絶縁膜でＳｉＯ２膜，１６はＡｌ等の電
極である。３）発明３図４は発明３の一実施例を説明す
る断面図である。
【００３１】図において，電源パス部， コンデンサ部
， トランジスタ部はそれぞれＵ溝により分離されてい
る。 コンデンサ部は図１の実施例で耐酸化膜として使用した
Ｓｉ３Ｎ４ 膜８を残してコンデンサの誘電体膜とし，
埋込ポリシリコン９とコンタクト用ポリシリコン膜１１
とを両電極として電源用コンデンサを構成する。
， トランジスタ部はそれぞれＵ溝により分離されてい
る。 コンデンサ部は図１の実施例で耐酸化膜として使用した
Ｓｉ３Ｎ４ 膜８を残してコンデンサの誘電体膜とし，
埋込ポリシリコン９とコンタクト用ポリシリコン膜１１
とを両電極として電源用コンデンサを構成する。
【００３２】プロセスは図１に準じて以下の順序で行う
。 （１） 両面ｎ型高濃度のＳＯＩ 基板を使用する。 （２） ｎ−Ｓｉエピ成長後，Ｕ溝を形成する。
。 （１） 両面ｎ型高濃度のＳＯＩ 基板を使用する。 （２） ｎ−Ｓｉエピ成長後，Ｕ溝を形成する。
【００３３】（３）電源パス部のＳｉ３Ｎ４ 膜をエッ
チング除去する。 （４）電源パス部のＳＯＩ 酸化膜およびフィールド酸
化膜をエッチングする。 （５） Ｕ溝にポリシリコンを埋め込む。
チング除去する。 （４）電源パス部のＳＯＩ 酸化膜およびフィールド酸
化膜をエッチングする。 （５） Ｕ溝にポリシリコンを埋め込む。
【００３４】（６） Ｕ溝埋込ポリシリコンの上部を酸
化する。 （７） Ｕ溝のポリシリコン酸化膜をエッチングする。 （８） コンデンサ部以外のＳｉ３Ｎ４ 膜をエッチン
グ除去する。
化する。 （７） Ｕ溝のポリシリコン酸化膜をエッチングする。 （８） コンデンサ部以外のＳｉ３Ｎ４ 膜をエッチン
グ除去する。
【００３５】（９） コンタクト用ポリシリコン膜を成
長し，補償注入を行う。 ４）発明４図５（Ａ），（Ｂ） は発明４の一実施例を
説明する断面図と平面図である。
長し，補償注入を行う。 ４）発明４図５（Ａ），（Ｂ） は発明４の一実施例を
説明する断面図と平面図である。
【００３６】図はトランジスタ部と抵抗部と電源パス部
を示す。図において，図６の従来例の抵抗４１は， 実
施例においては背面からの電源パス部のコンタクト用ポ
リシリコン膜１１と一体化して形成している。 ５）発明５図７〜図１０は発明５の一実施例を説明する
図である。
を示す。図において，図６の従来例の抵抗４１は， 実
施例においては背面からの電源パス部のコンタクト用ポ
リシリコン膜１１と一体化して形成している。 ５）発明５図７〜図１０は発明５の一実施例を説明する
図である。
【００３７】図７はトランジスタ部と，一方の電源電源
（ＶＣＣ） パス部と， 他方の電源（ＶＥＥ） パス
部を示す。図７において，支持基板として ｎ＋−Ｓｉ
基板，ＳＯＩ 酸化膜としてＳｉＯ２膜２，その上に
表面半導体層として ｐ＋−Ｓｉ層５１が， 貼り合わ
せ技術等により順に積層されたＳＯＩ 基板を用いる。
（ＶＣＣ） パス部と， 他方の電源（ＶＥＥ） パス
部を示す。図７において，支持基板として ｎ＋−Ｓｉ
基板，ＳＯＩ 酸化膜としてＳｉＯ２膜２，その上に
表面半導体層として ｐ＋−Ｓｉ層５１が， 貼り合わ
せ技術等により順に積層されたＳＯＩ 基板を用いる。
【００３８】３は ｎ＋埋込層，４はｎ−Ｓｉエピ層，
５はフィールド酸化膜でＳｉＯ２膜，６は分離用のＵ溝
，７は電源パス用のＵ溝，９， ９Ｅは埋込導電物質で
ポリシリコン，１１は導電体膜でコンタクト用ポリシリ
コン膜， １２はトランジスタのベース， １３はエミ
ッタ， １４はポリシリコン膜， １５は被覆絶縁膜で
ＳｉＯ２膜，１６はＡｌ等の電極である。
５はフィールド酸化膜でＳｉＯ２膜，６は分離用のＵ溝
，７は電源パス用のＵ溝，９， ９Ｅは埋込導電物質で
ポリシリコン，１１は導電体膜でコンタクト用ポリシリ
コン膜， １２はトランジスタのベース， １３はエミ
ッタ， １４はポリシリコン膜， １５は被覆絶縁膜で
ＳｉＯ２膜，１６はＡｌ等の電極である。
【００３９】この構造では， 一方の電源電源（ＶＣＣ
） は支持基板の ｎ＋−Ｓｉ 基板から， 他方の電
源（ＶＥＥ）は表面半導体層の ｐ＋−Ｓｉ 層５１か
ら供給される。したがって，両電源間にはＳＯＩ 酸化
膜のＳｉＯ２膜２を誘電体とする大きな酸化膜容量が形
成されている。
） は支持基板の ｎ＋−Ｓｉ 基板から， 他方の電
源（ＶＥＥ）は表面半導体層の ｐ＋−Ｓｉ 層５１か
ら供給される。したがって，両電源間にはＳＯＩ 酸化
膜のＳｉＯ２膜２を誘電体とする大きな酸化膜容量が形
成されている。
【００４０】この構造のプロセスは図１に準じて以下の
順序で行う。（１） 支持基板が高濃度ｎ型で表面が高
濃度ｐ型半導体層からなるＳＯＩ 基板を使用する。
順序で行う。（１） 支持基板が高濃度ｎ型で表面が高
濃度ｐ型半導体層からなるＳＯＩ 基板を使用する。
【００４１】（２） 高濃度ｐ型半導体層上に高濃度ｎ
型埋込層を形成する。 （３）ｎ−Ｓｉエピ成長後，Ｕ溝を形成する。 （４） ＶＣＣパス部のＳｉ３Ｎ４ 膜をエッチング除
去する。
型埋込層を形成する。 （３）ｎ−Ｓｉエピ成長後，Ｕ溝を形成する。 （４） ＶＣＣパス部のＳｉ３Ｎ４ 膜をエッチング除
去する。
【００４２】（５） ＶＣＣパス部のＳＯＩ 酸化膜
およびフィールド酸化膜をエッチングする。 （６） ＶＥＥパス部のＳｉ３Ｎ４ 膜をエッチング
除去する。 （７） ＶＥＥパス部のフィールド酸化膜をエッチン
グする。
およびフィールド酸化膜をエッチングする。 （６） ＶＥＥパス部のＳｉ３Ｎ４ 膜をエッチング
除去する。 （７） ＶＥＥパス部のフィールド酸化膜をエッチン
グする。
【００４３】（８） Ｕ溝にポリシリコンを埋め込む。
（９） Ｕ溝埋込ポリシリコンの上部を酸化する。
（１０） Ｕ溝のポリシリコン酸化膜をエッチングする
。
。
【００４４】（１１） コンタクト用ポリシリコン膜を
成長し， ＶＣＣパス部の補償注入を行う。図８は発明
５の実施例のチップレイアウト例を示す平面図である。 図において，１はチップ，８１は内部ゲート領域， ８
３は外部導出用ボンディングパッド， ８２Ｅ は Ｖ
ＥＥ用電源パッド， ８３は ＶＥＥパス部，１６は１
層目Ａｌ膜である。
成長し， ＶＣＣパス部の補償注入を行う。図８は発明
５の実施例のチップレイアウト例を示す平面図である。 図において，１はチップ，８１は内部ゲート領域， ８
３は外部導出用ボンディングパッド， ８２Ｅ は Ｖ
ＥＥ用電源パッド， ８３は ＶＥＥパス部，１６は１
層目Ａｌ膜である。
【００４５】ＶＥＥは ＶＥＥ用電源パッドより， Ｖ
ＣＣはチップ背面より供給する。図９， １０はそれぞ
れ発明５の実施例の基本ゲートのチップレイアウト例を
示す平面図と等価回路図である。
ＣＣはチップ背面より供給する。図９， １０はそれぞ
れ発明５の実施例の基本ゲートのチップレイアウト例を
示す平面図と等価回路図である。
【００４６】図において，９１は ＶＣＣパス部， ９
２はＶＥＥパス部， ６は分離用Ｕ溝，１６を含む斜線
部は１層目Ａｌ配線， Ｑ１〜Ｑ５はトランジスタであ
る。 Ｖｒｅｆ と ＶＣＳは点線で示される２層目Ａ
ｌ配線より供給される。
２はＶＥＥパス部， ６は分離用Ｕ溝，１６を含む斜線
部は１層目Ａｌ配線， Ｑ１〜Ｑ５はトランジスタであ
る。 Ｖｒｅｆ と ＶＣＳは点線で示される２層目Ａ
ｌ配線より供給される。
【００４７】
【発明の効果】１），２）電源パス部の形成により電源
配線による電圧降下を低減し，ＳＯＩ 基板の採用によ
り素子／基板間の寄生容量を低減することができた。３
）チップ背面より電源電圧を供給する半導体装置におい
てプロセスの工程数を増加しないで電源平滑用大容量コ
ンデンサを組み込んだ構造が得られた。４）回路内抵抗
のチップ内に占める面積を低減し，配線の自由度を向上
させることができた。５）チップ内に占める面積を０に
した電源用コンデンサが形成でき，安定した電源の供給
と高集積化をはかることができた。
配線による電圧降下を低減し，ＳＯＩ 基板の採用によ
り素子／基板間の寄生容量を低減することができた。３
）チップ背面より電源電圧を供給する半導体装置におい
てプロセスの工程数を増加しないで電源平滑用大容量コ
ンデンサを組み込んだ構造が得られた。４）回路内抵抗
のチップ内に占める面積を低減し，配線の自由度を向上
させることができた。５）チップ内に占める面積を０に
した電源用コンデンサが形成でき，安定した電源の供給
と高集積化をはかることができた。
【図１】 発明１の一実施例を説明する断面図（その
１）
１）
【図２】 発明１の一実施例を説明する断面図（その
２）
２）
【図３】 発明２の一実施例例を説明する断面図
【図
４】 発明３の一実施例を説明する断面図
４】 発明３の一実施例を説明する断面図
【図５】
発明４の一実施例を説明する断面図と平面図
発明４の一実施例を説明する断面図と平面図
【図６】
発明４の従来例を説明する断面図と平面図
発明４の従来例を説明する断面図と平面図
【図７】
発明５の一実施例の断面図
発明５の一実施例の断面図
【図８】 発明５の一
実施例のチップレイアウト
実施例のチップレイアウト
【図９】 発明５の一実施
例の基本ゲートのチップレイアウト
例の基本ゲートのチップレイアウト
【図１０】 発明５の一実施例の基本ゲートの等価回
路図
路図
１ 支持基板で ｎ＋−Ｓｉ 基板
２ ＳＯＩ 酸化膜でＳｉＯ２膜
３ 素子形成層で ｎ＋−Ｓｉ 層
４ ｎ−Ｓｉエピ層
５ フィールド酸化膜でＳｉＯ２膜
６ 素子分離用のＵ溝
７ 電源パス用のＵ溝
８ 耐酸化膜でＳｉ３Ｎ４ 膜
９ 導電性物質でポリシリコン
１０ 埋込ポリシリコンを酸化して形成されたＳｉＯ
２膜１１ 導電膜でコンタクト用ポリシリコン膜１２
トランジスタのベース １３ トランジスタのエミッタ １４ 高濃度ポリシリコン膜 １５ 被覆絶縁膜でＳｉＯ２膜 １６ Ａｌ膜等からなる電極
２膜１１ 導電膜でコンタクト用ポリシリコン膜１２
トランジスタのベース １３ トランジスタのエミッタ １４ 高濃度ポリシリコン膜 １５ 被覆絶縁膜でＳｉＯ２膜 １６ Ａｌ膜等からなる電極
Claims (5)
- 【請求項１】 高濃度半導体支持基板（１） 上にＳ
ＯＩ 酸化膜（２） を介して高濃度半導体層（３）が
形成されたＳＯＩ 基板の該高濃度半導体層（３）の上
に素子形成層として低濃度エピタキシャル成長層（４）
を成長する工程と，電源を背面より供給するための電源
パス部を形成しようとする領域の該エピタキシャル成長
層（４）の表面に選択酸化法によりフィールド酸化膜（
５） を形成する工程と，該フィールド酸化膜（５）
の領域内にその表面よりＳＯＩ 酸化膜（２） に届く
素子分離用の溝（６） と電源パス部形成用の溝（７）
を形成する工程と，電源パス部形成領域のフィールド
酸化膜（５） およびＳＯＩ 酸化膜（２） をエッチ
ング除去して， 該電源パス部形成用の溝（７） に導
電性物質（９） を埋め込む工程と， 該導電性物質（
９）の上に導電体膜（１１）を形成する工程とを有する
ことを特徴とする半導体装置の製造方法。 - 【請求項２】 導電性基板（１） 上に形成されたＳ
ＯＩ 酸化膜（２） と高濃度半導体層（３）と低濃度
素子形成層（４）を貫通しかつ該基板（１） に接続す
る導電性物質（９） を有し， 該基板から電源電圧を
供給することを特徴とする半導体装置。 - 【請求項３】 前記導電性基板（１） 上に形成され
た前記素子形成層（４）を貫通しかつ該基板（１） に
接続する導電性物質（９） 上に誘電体膜（８） と導
電体膜（１１）が順に積層されたコンデンサを有するこ
とを特徴とする請求項２記載の半導体装置。 - 【請求項４】 回路内抵抗が前記導電体膜（１１）と
一体化して形成されていることを特徴とする請求項３記
載の半導体装置。 - 【請求項５】 導電性基板（１） 上に形成されたＳ
ＯＩ 酸化膜（２） と一導電型高濃度半導体膜（５１
）と反対導電型高濃度埋込層（３）と反対導電型低濃度
素子形成層（４）を貫通しかつ該基板（１） に接続す
る導電性物質（９） を有し， 該基板から一方の電源
電圧を供給し，該一導電型高濃度半導体膜（５１）と該
反対導電型高濃度埋込層（３）と該低濃度反対導電型素
子形成層（４）を貫通しかつ該一導電型高濃度半導体膜
（５１）に接続する導電性物質（９Ｅ）を有し，該一導
電型高濃度半導体膜（５１）から他方の電源電圧を供給
することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP546191A JPH04237158A (ja) | 1991-01-22 | 1991-01-22 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP546191A JPH04237158A (ja) | 1991-01-22 | 1991-01-22 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04237158A true JPH04237158A (ja) | 1992-08-25 |
Family
ID=11611869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP546191A Withdrawn JPH04237158A (ja) | 1991-01-22 | 1991-01-22 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04237158A (ja) |
-
1991
- 1991-01-22 JP JP546191A patent/JPH04237158A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |