JPS60245144A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS60245144A JPS60245144A JP59101027A JP10102784A JPS60245144A JP S60245144 A JPS60245144 A JP S60245144A JP 59101027 A JP59101027 A JP 59101027A JP 10102784 A JP10102784 A JP 10102784A JP S60245144 A JPS60245144 A JP S60245144A
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- JP
- Japan
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- collector
- regions
- emitter
- holes
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- Pending
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体集積回路装置に関し、特に高速低消費電
力でラッチアップが発生しない、バイポーラ及びMOS
)ランジスタを含む半導体集積回路装置に関する。
力でラッチアップが発生しない、バイポーラ及びMOS
)ランジスタを含む半導体集積回路装置に関する。
21・−
従来例の構成とその問題点
半導体集積回路において、高速性、低消費電力性、高密
度性、複合化を追求していく中で次の様な問題点を解決
していかねばならない。
度性、複合化を追求していく中で次の様な問題点を解決
していかねばならない。
1 高速性及び低消費電力性を防げているものとして、
基板と素子との間の寄生容量があり、特にバイポーラ素
子の場合、コレクターと基板との間の容量があり、これ
を減少せねばならない。
基板と素子との間の寄生容量があり、特にバイポーラ素
子の場合、コレクターと基板との間の容量があり、これ
を減少せねばならない。
2 素子が高密度になるに従い、隣の素子間が近くなり
、素子間の抵抗が少さくなり、そのためラッテアップ現
象が生じやすくなる。
、素子間の抵抗が少さくなり、そのためラッテアップ現
象が生じやすくなる。
これは0MO8にかぎらず、バイポーラにおいても、顕
著になって来ている。
著になって来ている。
3 回路上の要求から、種々の素子の一体化が必要とな
って来ている。たとえばバイポーラにおいては、通常の
トランジスタとILを一体化する必要があったり、MO
S、バイポーラを問わず高耐圧化のために活性領域が非
常に厚いものを、通常のものと一体化形成する必要があ
る0この場合、それぞれ活性領域の厚さを変えることが
それぞれの素子の理想的特性を実現するために必要とな
る。
って来ている。たとえばバイポーラにおいては、通常の
トランジスタとILを一体化する必要があったり、MO
S、バイポーラを問わず高耐圧化のために活性領域が非
常に厚いものを、通常のものと一体化形成する必要があ
る0この場合、それぞれ活性領域の厚さを変えることが
それぞれの素子の理想的特性を実現するために必要とな
る。
以」−の3点を改善することが必要となるが、たとえば
S OS (5ilicon on 5apphire
)は、絶縁物の上にシリコンを付着させ、それぞれエ
ツチングを12、シリコンを島状にし、それぞれの島が
分離されているために前記1項、2項の問題は解決して
いる。しかしSO8は基本的にシリコンの生成はエピタ
キシャル法を使うため、素子特性の要求に応じ、ウニ・
・−内でエピタキシャル膜厚を変えることが出来ない。
S OS (5ilicon on 5apphire
)は、絶縁物の上にシリコンを付着させ、それぞれエ
ツチングを12、シリコンを島状にし、それぞれの島が
分離されているために前記1項、2項の問題は解決して
いる。しかしSO8は基本的にシリコンの生成はエピタ
キシャル法を使うため、素子特性の要求に応じ、ウニ・
・−内でエピタキシャル膜厚を変えることが出来ない。
そのため以下に述べる構造が前記問題を解決するために
必要なこととなる。
必要なこととなる。
〔1〕活性領域の側面及び底部が全て酸化膜で覆われて
いる構造を有していること。
いる構造を有していること。
〔2〕活性領域の深さが用途に応じて異なっていること
。
。
〔3〕活性領域の深さが異なっていても、その上面部は
、それぞれ平担で相互配線などが可能なこと。
、それぞれ平担で相互配線などが可能なこと。
発明の目的
本発明は以上の目的を満足させることを目的とした素子
構造を実現させるものである。
構造を実現させるものである。
発明の構成
本発明の半導体集積回路装置は、一方導電型の半導体基
体の表面部分の少なくとも1部が前記半導体基体の酸化
物により埋込み形成されて前記半導体基体が上、下に分
離された構造を有し、前記底部に酸化物を有する半導体
部分の厚さが2通り以上具ならせたものである。
体の表面部分の少なくとも1部が前記半導体基体の酸化
物により埋込み形成されて前記半導体基体が上、下に分
離された構造を有し、前記底部に酸化物を有する半導体
部分の厚さが2通り以上具ならせたものである。
実施例の説明
本発明を実施例に従って説明する。
第1〜第8図は本発明の一実施例の半導体ICの製造工
程を示す。
程を示す。
第1図において、11はn型シリコン基板1〜2Ω・m
を示す。
を示す。
12は酸化シリコン(S iO2膜)を、13はシリコ
ン窒化膜(Si3N4膜)を示し、この膜12゜13を
選択的に除去した部分からシリコン基板11を選択的に
エツチングして凹部14,15を形成する。この際16
0部分はレジスト等で途中迄覆っておき14をエツチン
グし、しかる後16上に覆われたレジストを除去し、続
けてエツチングをすると、深さの異なる開口部14.1
5が出来上がる。このエツチング方法は垂直に開口する
ため、異方性エツチングが可能なドライエッチを行なう
。
ン窒化膜(Si3N4膜)を示し、この膜12゜13を
選択的に除去した部分からシリコン基板11を選択的に
エツチングして凹部14,15を形成する。この際16
0部分はレジスト等で途中迄覆っておき14をエツチン
グし、しかる後16上に覆われたレジストを除去し、続
けてエツチングをすると、深さの異なる開口部14.1
5が出来上がる。このエツチング方法は垂直に開口する
ため、異方性エツチングが可能なドライエッチを行なう
。
しかる後、酸化を行ないS 102膜16を開口部内側
に設置せしめる。17,18.19はSi3N4膜で、
17は」二面に付着したもの、18は開口部内側面に付
着したもの、19は開口部の底に付着したものを示す(
第2図)。
に設置せしめる。17,18.19はSi3N4膜で、
17は」二面に付着したもの、18は開口部内側面に付
着したもの、19は開口部の底に付着したものを示す(
第2図)。
次に、強い異方性を持つエツチング方法たとえばドライ
エッチ法等でエツチングすると、上面及び下面のSi3
N4膜17.19は除去され、側面の513N4膜18
のみが残る(第3図)。
エッチ法等でエツチングすると、上面及び下面のSi3
N4膜17.19は除去され、側面の513N4膜18
のみが残る(第3図)。
その後、開口部底部の酸化膜16を除去し、その後St
基板11のエツチングを行なう。エツチングはドライエ
ッチよりウェットエッチの方が良い。このエツチングに
より横並びに下方向に開口6 ・・ 部2oが広がる(第4図)。こうしたのち、たとえばそ
の後の工程で砒素などを全面に拡散するとシリコンの露
出部である開口部2Qの底のみに砒素が拡散され、拡散
層21が出来上る(第6図)。
基板11のエツチングを行なう。エツチングはドライエ
ッチよりウェットエッチの方が良い。このエツチングに
より横並びに下方向に開口6 ・・ 部2oが広がる(第4図)。こうしたのち、たとえばそ
の後の工程で砒素などを全面に拡散するとシリコンの露
出部である開口部2Qの底のみに砒素が拡散され、拡散
層21が出来上る(第6図)。
しかしこの拡散層21の形成工程は常に必要とは限らな
く、選択性のある工程である。
く、選択性のある工程である。
次に、基板全面を酸化すると、シリコンの露出している
開口部2oのみが酸化されて酸化層22が形成される。
開口部2oのみが酸化されて酸化層22が形成される。
この酸化層22は横方向にも広がり、広がった酸化層2
2はお互いが接続し、第6図の様になる。ここで23.
24はそれぞれ底面が酸化されたことにより基板11よ
り、酸化膜により分離された領域23.24が出来る。
2はお互いが接続し、第6図の様になる。ここで23.
24はそれぞれ底面が酸化されたことにより基板11よ
り、酸化膜により分離された領域23.24が出来る。
ここで領域23.24の深さが異なっている。拡散層2
1は分離されたシリコン領域23.24の底部に拡散さ
れる。
1は分離されたシリコン領域23.24の底部に拡散さ
れる。
その後、第7図に示した様に、開口部の残部26に26
の様な多結晶シリコンあるいはCVD酸化膜で充填する
。
の様な多結晶シリコンあるいはCVD酸化膜で充填する
。
次に、表面のSi3N4.SiO2膜13.12を除去
し、領域23.24の上部を露出せしめ、“°リン゛’
(P4)のイオン注入を行ない、コレクターウオール部
27ILのエミッタ一部3oを形成する。
し、領域23.24の上部を露出せしめ、“°リン゛’
(P4)のイオン注入を行ない、コレクターウオール部
27ILのエミッタ一部3oを形成する。
ボロン(B+)のイオン注入を行ない、それぞれバイポ
ーラトランジスタ及びIL素子のベース28゜31を形
成し、砒素(As+)のイオン注入を行ない、29はバ
イポーラトランジスタのエミッター29を、ILトフン
ジスタのコレクター32を形成する(第8図)。23は
バイポーラトランジスタ(B−Tr)のコレクタ、24
はI2L逆方向トランジスタのエミッタとなる。
ーラトランジスタ及びIL素子のベース28゜31を形
成し、砒素(As+)のイオン注入を行ない、29はバ
イポーラトランジスタのエミッター29を、ILトフン
ジスタのコレクター32を形成する(第8図)。23は
バイポーラトランジスタ(B−Tr)のコレクタ、24
はI2L逆方向トランジスタのエミッタとなる。
形成されたトランジスターはコレクタ23の部分が深い
ものは耐圧も十分高く、高耐圧素子として十分動作をし
、30,31.32で形成する■2Lに使用する逆方向
トランジスターのエミッタ。
ものは耐圧も十分高く、高耐圧素子として十分動作をし
、30,31.32で形成する■2Lに使用する逆方向
トランジスターのエミッタ。
ベース、エミッタ部は、佃域24の深さが浅いために、
hFEも十分高くとれる。第8図の後は通常の方法で電
極を取ることにより、それぞれ素子が完成する。
hFEも十分高くとれる。第8図の後は通常の方法で電
極を取ることにより、それぞれ素子が完成する。
以上の例は高耐圧のバイポーラ素子と、高濃度のエミッ
タ部とベースが接近していることが必要な■2Lに使用
する逆向きのトランジスターを実現した例であるが、こ
れらの素子は底部並びに側面部が完全に酸化膜で覆われ
ているため、ラッチアップも起こらず、かつ容量減少の
ため速度向上もなされている。MOS)ランシスターを
この様な、異なる深さを持つ島状領域を使用して製造す
ると、耐圧の異なる素子が利用出来る。
タ部とベースが接近していることが必要な■2Lに使用
する逆向きのトランジスターを実現した例であるが、こ
れらの素子は底部並びに側面部が完全に酸化膜で覆われ
ているため、ラッチアップも起こらず、かつ容量減少の
ため速度向上もなされている。MOS)ランシスターを
この様な、異なる深さを持つ島状領域を使用して製造す
ると、耐圧の異なる素子が利用出来る。
発明の効果
本発明は、深さの異なるシリコン領域を形成しそれによ
り、■耐圧の異なる素子、■hFEの異なる素子、■動
作速度の異なる素子等が1体化形成出来、かつ各素子は
酸化被膜により絶縁分離されているため、お互いに何ら
相互作用がなく、独立してその特性を保ちうる特徴を持
ち、真に半導体集積回路に適合した素子構造となってい
る。
り、■耐圧の異なる素子、■hFEの異なる素子、■動
作速度の異なる素子等が1体化形成出来、かつ各素子は
酸化被膜により絶縁分離されているため、お互いに何ら
相互作用がなく、独立してその特性を保ちうる特徴を持
ち、真に半導体集積回路に適合した素子構造となってい
る。
回路の製造工程断面図である。
11・・・・・・シリコン基体、23.24・・・・・
・底部及び側面部を酸化膜により覆われた深さのそれぞ
れ異なるシリコン領域、29.28.23・・印・高耐
圧バイポーラトランジスタのエミッタ、ベース。
・底部及び側面部を酸化膜により覆われた深さのそれぞ
れ異なるシリコン領域、29.28.23・・印・高耐
圧バイポーラトランジスタのエミッタ、ベース。
コレクタ、24,32.31・・・・・・I2L用の逆
方向トランジスタ、エミッタ、コレクタ、ベース、26
・・・・・開口部に埋込まれた多結晶シリコン。
方向トランジスタ、エミッタ、コレクタ、ベース、26
・・・・・開口部に埋込まれた多結晶シリコン。
Claims (2)
- (1)一方導電型の半導体基体の表面部分の少なくとも
1部が前記半導体基体の酸化物により埋込み形成されて
前記半導体基体が上、下に分離された構造を有し、前記
底部に酸化物を有する半導体部分の厚さが2通り以上具
なることを特徴とする半導体集積回路装置。 - (2)厚さの厚い半導体部分にパイポーラトランジの半
導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59101027A JPS60245144A (ja) | 1984-05-18 | 1984-05-18 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59101027A JPS60245144A (ja) | 1984-05-18 | 1984-05-18 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60245144A true JPS60245144A (ja) | 1985-12-04 |
Family
ID=14289702
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59101027A Pending JPS60245144A (ja) | 1984-05-18 | 1984-05-18 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60245144A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4927784A (en) * | 1987-05-01 | 1990-05-22 | Raytheon Company | Simultaneous formation of via hole and tube structures for GaAs monolithic microwave integrated circuits |
US5112771A (en) * | 1987-03-20 | 1992-05-12 | Mitsubishi Denki Kabushiki Kaisha | Method of fibricating a semiconductor device having a trench |
US5393375A (en) * | 1992-02-03 | 1995-02-28 | Cornell Research Foundation, Inc. | Process for fabricating submicron single crystal electromechanical structures |
KR100428785B1 (ko) * | 2001-08-30 | 2004-04-30 | 삼성전자주식회사 | 트렌치 소자분리구조를 갖는 반도체소자 및 그 제조방법 |
-
1984
- 1984-05-18 JP JP59101027A patent/JPS60245144A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5112771A (en) * | 1987-03-20 | 1992-05-12 | Mitsubishi Denki Kabushiki Kaisha | Method of fibricating a semiconductor device having a trench |
US4927784A (en) * | 1987-05-01 | 1990-05-22 | Raytheon Company | Simultaneous formation of via hole and tube structures for GaAs monolithic microwave integrated circuits |
US5393375A (en) * | 1992-02-03 | 1995-02-28 | Cornell Research Foundation, Inc. | Process for fabricating submicron single crystal electromechanical structures |
KR100428785B1 (ko) * | 2001-08-30 | 2004-04-30 | 삼성전자주식회사 | 트렌치 소자분리구조를 갖는 반도체소자 및 그 제조방법 |
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