CN103681850A - 功率mosfet及其形成方法 - Google Patents

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Abstract

功率MOSFET及其形成方法。一种器件包括延伸至半导体区中并且具有第一导电类型的沟槽，以及位于沟槽中的导电场板。第一介电层将场板的底部和侧壁与半导体区隔离开。主栅极设置在沟槽中并且与场板重叠。第二介电层设置在主栅极和场板之间并且将主栅极和场板彼此隔离开。具有第一导电类型的掺杂漏极(DD)区位于第二介电层下方并且具有与DD区重叠的边缘部分。体区包括与主栅极的一部分处于同一层的第一部分和接触DD区的第二部分，其中体区具有与第一导电类型相反的第二导电类型。含MOS器件位于半导体区的表面。

Description

功率MOSFET及其形成方法
相关交叉申请
本申请是于2012年6月1日提交的名称为“Trench Power MOSFET(沟槽式功率MOSFET)”的美国第“13/486,681”号专利申请的部分延续申请，该申请全部内容结合于此作为参考。
技术领域
本发明涉及功率MOSFET及其形成方法。
背景技术
在传统的分离栅极沟槽式功率金属氧化物半导体场效应晶体管(MOSFET)中，多晶硅栅极被分成上部和下部，都形成在沟槽中。上部和下部通过介电层相互隔离开。上部充当用于控制功率MOSFET的沟道的主栅极，下部充当用于降低表面电场的场板。因此，主栅极的深度取决于沟槽的深度和填充在凹槽中的介电层的厚度。沟槽的深度和介电层的厚度都会出现工艺偏差并且难于控制。
功率MOSFET包括p体区，其中形成功率MOSFET的沟道以连接p体区上方的源极区和p体区下方的漏极区。为确保能够通过主栅极控制整个沟道，位于p体区下方的n型外延层需要有至少一部分与主栅极处于同一层。由于难以控制主栅极的深度，因此需要大的工艺窗口来确保外延区的至少一部分与主栅极处于同一层。然而，大的工艺窗口意味着栅漏重叠也很大，反过来栅漏电容也很大，而且栅漏电容的变化也很大。这导致功率MOSFET的性能退化以及功率MOSFET的性能发生较大的变化。
发明内容
为了解决现有技术中存在的问题，根据本发明的一方面，提供了一种器件，包括：半导体区，具有第一导电类型；沟槽，延伸至所述半导体区中；场板，位于所述沟槽中，其中所述场板是导电的；第一介电层，将所述场板的底部和侧壁与所述半导体区隔离开；主栅极，位于所述沟槽中并且与所述场板重叠；第二介电层，位于所述主栅极和所述场板之间并且将所述主栅极和所述场板彼此隔离开；掺杂漏极(DD)区，具有第一导电类型并且位于所述第二介电层下方，其中所述主栅极的边缘部分与所述DD区重叠；体区，包括与所述主栅极的一部分处于同一层的第一部分和与所述DD区处于同一层并且接触所述DD区的第二部分，其中所述体区具有与所述第一导电类型相反的第二导电类型；以及含金属氧化物半导体(MOS)器件，位于所述半导体区的表面，其中所述含MOS器件选自基本上由高电压(HV)N型MOS(HVNMOS)器件、HVP型MOS(HVPMOS)器件、低电压(LV)N型MOS(LVNMOS)器件、LVP型MOS(LVPMOS)器件和它们的组合所组成的组。
在所述的器件中，所述场板和所述主栅极包含在沟槽式功率MOS场效应晶体管(MOSFET)中，并且所述沟槽式功率MOSFET进一步包括：源极区，包含位于所述场板和所述主栅极上方的第一部分；以及隐埋半导体层，具有第一导电类型并且位于所述半导体区下方，其中所述隐埋半导体层充当所述沟槽式功率MOSFET的漏极；以及深金属通孔，穿透所述半导体区以接触所述隐埋半导体层。
在所述的器件中，所述场板和所述主栅极包含在沟槽式金属氧化物半导体场效应晶体管(MOSFET)中，并且所述沟槽式功率MOSFET进一步包括：源极区，包含位于所述场板和所述主栅极上方的第一部分；以及漏极区，位于所述半导体区的下方。
在所述的器件中，所述含MOS器件包括所述HVNMOS器件，所述HVNMOS器件包括：p型低电压阱(LVW)区；栅电极，位于所述LVW区上方，其中所述LVW区从所述HVNMOS器件的源极侧延伸至所述栅电极的下方；以及n型源极区和n型漏极区，位于所述栅电极的相对侧上并且邻近所述栅电极，其中所述n型源极区位于所述LVW区中。
在所述的器件中，所述含MOS器件包括所述HVPMOS器件，所述HVPMOS器件包括：轻掺杂漏极区，位于所述半导体区中，其中所述轻掺杂漏极区是p型；栅电极，位于所述轻掺杂漏极区的一部分的上方；以及p型源极区和p型漏极区，位于所述栅电极的相对侧上并且邻近所述栅电极，其中所述漏极区通过所述轻掺杂漏极区的一部分与所述栅电极间隔开。
在所述的器件中，所述含MOS器件包括所述LVNMOS器件。
在所述的器件中，所述含MOS器件包括所述LVPMOS器件。
在所述的器件中，所述DD区接触所述第一介电层的侧壁部分，并且所述DD区的底面高于所述场板的底面。
在所述的器件中，所述第二介电层包括：与所述DD区的顶面接触的底面；以及与所述主栅极的底面接触的顶面。
根据本发明的又一方面，提供了一种器件，包括：半导体区，具有第一导电类型，所述第一导电类型选自基本上由p型和n型所组成的组；沟槽式功率金属氧化物半导体场效应晶体管(MOSFET)，包括：沟槽，从所述半导体区的顶面延伸至所述半导体区中；第一介电层，内衬于所述沟槽的底部和侧壁；场板，包括接触所述第一介电层的底部和侧壁，其中所述场板是导电的；主栅极，位于所述沟槽中并且与所述场板重叠；第二介电层，位于所述主栅极和所述场板之间并且将所述主栅极和所述场板彼此隔离开；和掺杂漏极(DD)区，具有所述第一导电类型，其中所述DD区包括接触所述第二介电层的顶面和接触所述第一介电层的侧壁，其中所述DD区的杂质浓度大于所述半导体区的杂质浓度；以及横向MOS器件，位于所述半导体区的表面。
在所述的器件中，所述横向MOS器件包括：掺杂区，位于所述半导体区中并且具有与所述第一导电类型相反的第二导电类型；栅电极，其中所述掺杂区从所述MOS器件的源极侧延伸至所述栅电极的下方；以及源极区和漏极区，位于所述栅电极的相对侧上并且邻近所述栅电极，其中所述源极区位于所述掺杂区中，并且所述源极区和所述漏极区具有所述第一导电类型。
上述器件进一步包括：高电压阱区，具有所述第一导电类型并且位于所述掺杂区、所述栅电极和所述漏极区的下方，其中所述漏极区位于所述高电压阱区中；深阱区，具有所述第二导电类型并且位于所述高电压阱区下方；隐埋阱层，位于所述深阱区下方并且具有所述第一导电类型。
在所述的器件中，所述横向MOS器件包括：掺杂区，位于所述半导体区中并且具有与所述第一导电类型相反的第二导电类型；栅电极，其中所述掺杂区从所述MOS器件的漏极侧延伸至所述栅电极下方；以及源极区和漏极区，位于所述栅电极的相对侧上并且邻近所述栅电极，其中所述漏极区位于所述掺杂区中，并且所述源极区和所述漏极区具有所述第二导电类型。
在所述的器件中，所述沟槽式功率MOSFET进一步包括：隐埋半导体层，具有所述第一导电类型并且位于所述半导体区下方，其中所述隐埋半导体层充当所述沟槽式功率MOSFET的漏极；以及深金属通孔，穿透所述半导体区以接触所述隐埋半导体层。
在上述器件中，所述沟槽式功率MOSFET的漏极区进一步包括位于所述半导体区下方的金属板。
根据本发明的又一方面，提供了一种方法，包括：外延生长具有第一导电类型的外延半导体区；在所述外延半导体区中形成第一沟槽；形成延伸至所述沟槽中并且覆盖所述沟槽的边缘部分的注入掩模；实施倾斜注入以在所述外延半导体区中形成掺杂漏极(DD)区，其中所述DD区包括与所述注入掩模重叠的第一部分，并且所述DD区具有第一导电类型；蚀刻所述外延半导体区以使所述沟槽进一步向下延伸至所述外延半导体区中，其中使用所述注入掩模作为蚀刻掩模来执行所述蚀刻步骤；在所述蚀刻步骤之后，形成内衬于所述沟槽的底部和侧壁的第一介电层；在所述沟槽中且在所述第一介电层上方形成场板，其中所述场板包括接触所述第一介电层的底部和侧壁；在所述场板上方形成第二介电层；在所述沟槽中且在所述第二介电层上方形成主栅极；以及在所述外延半导体区的表面形成MOS器件。
在所述的方法中，形成所述MOS器件的步骤包括：对所述外延半导体区进行注入以形成具有与所述第一导电类型相反的第二导电类型的掺杂阱区；形成与所述掺杂阱区的一部分重叠的栅电极；在所述掺杂阱区中形成源极区；以及在所述掺杂阱区外形成漏极区，其中所述源极区和所述漏极区具有所述第一导电类型。
在所述的方法中，形成所述MOS器件的步骤包括：对所述外延半导体区进行注入以形成具有与所述第一导电类型相反的第二导电类型的掺杂阱区；形成与所述掺杂阱区的一部分重叠的栅电极；在所述掺杂阱区外形成源极区；以及在所述掺杂阱区中形成漏极区，其中所述源极区和所述漏极区具有所述第二导电类型。
所述的方法进一步包括：对所述外延区的顶部进行注入以形成具有与所述第一导电类型相反的第二导电类型的体区，其中所述体区包括与所述主栅极的一部分处于同一层的一部分，并且所述体区接合所述DD区。
所述的方法进一步包括：在所述外延半导体区上方形成源极区；以及在所述外延半导体区下方形成漏极区，其中所述源极区、所述漏极区、所述DD区、所述场板和所述主栅极形成功率金属氧化物半导体场效应晶体管(MOSFET)。
附图说明
为更充分地理解实施例及其优点，现将结合附图所作的以下描述作为参考，其中：
图1A至图1J是根据一些示例性实施例的制造沟槽式功率金属氧化物半导体场效应晶体管(MOSFET)的中间阶段的截面图；
图2A和图2B是根据可选实施例的制造沟槽式功率MOSFET的中间阶段的截面图；
图3A至图3H是根据又一些可选实施例的制造沟槽式功率MOSFET的中间阶段的截面图；以及
图4A至图6O是集成各种MOS器件的形成与沟槽式功率MOSFET的形成的中间阶段的截面图。
具体实施方式
以下详细论述了本发明实施例的制造和使用。然而，应该理解，实施例提供了许多可以在各种具体环境中实现的可应用的发明构思。所论述的具体实施例是示例性的，而不用于限制本发明的范围。
根据各种示例性实施例，提供了沟槽式功率金属氧化物半导体场效应晶体管(MOSFET)及其形成方法。示出了形成沟槽式功率MOSFET的中间阶段。论述了实施例的变化。在所有的各个附图和示例性实施例中，相同的参考编号用于表示相同的元件。
图1A至图1J是形成n型沟槽式功率MOSFET的中间阶段的截面图。参考图1A，提供半导体区20，其是半导体衬底的一部分。半导体区20和相应的半导体衬底可以具有晶体硅结构。可选地，半导体区20和相应的半导体衬底可以由诸如硅锗的其他半导体材料形成。半导体衬底可以是块状衬底。在一些实施例中，半导体区20是掺杂有诸如磷或砷的n型杂质的重掺杂层，例如，掺杂至杂质浓度介于约1019/cm3至约1021/cm3之间。在所描述的实施例中，术语“重掺杂”意为杂质浓度为约1019/cm3以上。然而，本领域技术人员将认识到，“重掺杂”是取决于具体器件类型、技术形成、最小部件尺寸等的技术术语。因此，根据被评价的技术来解释该术语而不限于所描述的实施例。
在重掺杂半导体区20上方，通过外延形成外延层22，并且外延层22轻掺杂有n型杂质。外延层22的杂质浓度可以介于约1015/cm3和约1018/cm3之间。外延层22可以是晶体硅层，但也可以使用其他半导体材料。然后在外延层22上方形成垫氧化物层24和硬掩模26。在一些实施例中，通过热氧化外延层22的顶层形成垫氧化物层24，因此垫氧化物层24包含氧化硅。硬掩模层26可以由例如氮化硅形成。图案化硬掩模层26以在其中形成沟槽28。
接下来，如图1B所示，使用图案化的硬掩模层26作为蚀刻掩模蚀刻垫氧化物层24和外延层22，从而使得沟槽28延伸至外延层22中。然后实施进一步的氧化以在外延层22的暴露表面上形成氧化物层30，该暴露表面位于沟槽28中。氧化物层30包括侧壁部分和底部部分。接下来，参考图1C，在氧化物层30上形成又一硬掩模层32。可以使用共形沉积方法形成硬掩模层32，并且硬掩模层32的水平部分的厚度T1接近于垂直部分的厚度T2。硬掩模层32包括位于氧化物层30的侧壁部分上的侧壁部分和氧化物层30的底部部分上的底部部分。在一些示例性实施例中，厚度T2介于约10nm和约1000nm之间。应该理解，在整个说明书中所列举的尺寸仅是实例，并且可以更换为不同的值。
参考图1D，去除硬掩模层32的底部部分。然后实施倾斜注入34以将n型杂质注入至外延层22中，从而在外延层22中形成N型掺杂漏极(NDD)区36。NDD区36与硬掩模层32自对准。所注入的n型杂质可以包括磷和/或砷。倾斜注入34可以包括向相反方向倾斜的两种倾斜注入。NDD区36横向延伸超出硬掩模32的边缘距离T3。在一些示例性实施例中，距离T3介于约10nm至约1000nm之间，但是距离T3可以更大或更小。NDD区36的n型杂质浓度可以介于约1015/cm3和约1018/cm3之间。而且，NDD区36的n型杂质浓度与外延区22的n型杂质浓度的比值可以大于约2个数量级(100倍)。
接下来，参考图1E，执行蚀刻步骤以蚀刻氧化物层30的底部部分和下面的部分外延层22，从而使得沟槽28向下延伸至外延层22中。根据一些实施例，沟槽28的底面28A可以低于NDD区36的底面36B。使用硬掩模层32作为蚀刻掩模来执行蚀刻步骤。蚀刻可以是基本上各向异性的，并且NDD区36的一些部分留在沟槽28的相对两侧上。
图1F示出了用于形成介电层38的沉积。在一些实施例中，介电层38包含氧化硅，但也可以使用适合于形成栅极电介质的其他介电材料。介电层38包括位于沟槽28底部的一部分以及位于沟槽28侧壁上的侧壁部分。可以使用共形沉积方法形成介电层38。在形成介电层38之后，沟槽28的一部分未被填充。
还如图1F所示，在形成介电层38之后，将导电材料填充到沟槽28中，然后进行深蚀刻。在深蚀刻步骤中，位于沟槽28中的一部分导电材料保持未被蚀刻，并且去除沟槽28之外的导电材料部分。导电材料的余留部分形成场板40。在一些实施例中，场板40包含多晶硅，但也可以使用诸如金属、金属硅化物等其他导电材料。
参考图1G，形成另一介电层42，然后进行深蚀刻。再次，在深蚀刻步骤中，保留沟槽28中的一部分介电层42，并且去除沟槽28之外的介电层42部分。介电层42位于场板40的上方。在一些示例性实施例中，介电层42可以由氧化硅形成。接下来，参考图1H，例如使用稀HF溶液去除硬掩模层32和26。然而，没有蚀刻垫氧化物层24、氧化物层30以及介电层38和42。由于从沟槽28去除硬掩模层32，沟槽28横向扩展，并且垫氧化物层24、氧化物层30和介电层42被暴露出来。
接下来，还如图1H所示，将另一导电材料填充至沟槽28中，然后进行深蚀刻。在深蚀刻步骤中，保留沟槽28中的一部分导电材料，并且去除沟槽28之外的导电材料部分。导电材料的余留部分形成主栅极44，其通过介电层42与场板40隔离开。
在后续的步骤中，如图1I所示，实施注入以在外延层22的顶层中形成p体区46。p体区46形成在主栅极44的相对两侧上。p体区46包括诸如硼、铟和/或其他等p型杂质。p体区46的底部46A低于主栅极44的底面44A且高于NDD区36的底面36B。因此，p体区46与相应的NDD区36接触。在一些实施例中，p体区46具有介于约1015/cm3和约1018/cm3之间的p型杂质浓度。实施另一注入以形成重掺杂n型区48，举例来说，其可以具有约1019/cm3和约1021/cm3之间的n型杂质浓度。p体区46包括与主栅极44处于同一层的上部46B和与NDD区36处于同一层并且接触NDD区36的下部46C。
接下来，参考图1J，层间电介质(ILD)50形成在图1I示出的结构上方，并且形成在主栅极44上方。ILD50可以包含磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂磷硅酸盐玻璃(BPSG)、原硅酸四乙酯(TEOS)氧化物等。ILD50可以形成为覆盖层。然后通过蚀刻ILD50和重掺杂n型区48的一些部分来形成接触开口(在图1J中被源极区54填充)。在形成接触开口之后，暴露出重掺杂n型区48的侧壁，并且还暴露出p体区46的顶面。
接下来，还如图1J所示，实施注入以将p型杂质掺杂到接触开口和p体区46中，从而在p体区46的表面区域中形成重掺杂p型区52。重掺杂p型区52充当p体区46的拾取区(pickup region)。接下来，沉积导电材料以形成源极区54。而且，在重掺杂半导体区20上沉积导电材料以形成漏极区56。还可以将源极区54和漏极区56沉积在相应的晶圆/管芯的相反表面上。在一些实施例中，源极区54和漏极区56由诸如铝、铜、钨、镍和/或其他等金属或金属合金形成。从而形成功率MOSFET60。可以通过形成接触塞来形成与主栅极44和场板40的电连接，该接触塞不在图1J所示的平面内，因此未示出。在一些实施例中，场板40电连接至源极区54并与源极区54处于相同的电压下。在可选实施例中，场板40与源极区54分离，并且应用与源极区54的电压分离的电压。
使用曲线61示意性地示出功率MOSFET60的导通电流，其穿过源极区54、重掺杂n型区48、p体区46中的沟道区46’、NDD区36、外延层22以及半导体区20，并且到达漏极区56。
可以看出，主栅极44和NDD区36具有重叠，重叠区域的宽度受NDD区36的厚度T3的影响。重叠宽度和重叠宽度的变化都较小。因此，由于NDD区36形成功率MOSFET60的漏极区的一部分，栅漏极电容较小。可以看出，重叠宽度基本上不受图1E至图1H中所示步骤形成的各种部件的深度的工艺偏差的影响。
图2A和图2B示出了根据可选实施例的形成功率MOSFET的中间阶段的截面图。除非另有说明，在这些实施例和图3A至图3H的实施例中部件的材料和形成方法与图1A至图1J所示的实施例中用相同的参考编号表示的相同的部件基本上相同。因此，可以在图1A至图1J示出的实施例的论述中找到对图2A至图3H示出的相同部件的详情。
这些实施例的初始步骤与图1A至图1C中所示的基本上相同。接下来，如图2A所示，执行蚀刻步骤以去除硬掩模层32的底部部分并且将沟槽28延伸至外延层22中。蚀刻可以是各向异性的，余留的硬掩模层32用作蚀刻掩模，其覆盖沟槽28的边缘部分但不覆盖沟槽28的中心区域。接下来，如图2B所示，通过倾斜注入34形成NDD区36。在一些实施例中，为了形成NDD区36，可以在沟槽28的底部形成掩模区37，从而使得NDD区36的底面高于沟槽28的底部。然后去除掩模区37。在可选的实施例中，不形成掩模区37，而使用适当的注入角度从而使得NDD区36的底面高于沟槽28的底部。NDD区36与硬掩模层32自对准。这些实施例中的后续步骤与图1F至图1J中所示的基本上相同，在此不再重复。
图3A至图3H示出了根据又一些可选实施例的形成沟槽式功率MOSFET的中间阶段的截面图。这些实施例的初始步骤与图1A和图1B中所示的基本上相同。接下来，如图3A所示，形成导电层62。在一些实施例中，导电层62由多晶硅形成，并在下文中被称为多晶硅层62，但也可以使用诸如金属、金属合金、金属硅化物等其他导电材料。
参考图3B，蚀刻多晶硅层62。去除多晶硅层62的水平部分，而在沟槽28中保留多晶硅层62的一些垂直部分。接下来，余留部分的多晶硅层62用作掩模来蚀刻氧化物层30和下面的部分外延层22。因此沟槽28延伸至外延层22中。
参考图3C，通过倾斜注入n型杂质形成NDD区36。在一些实施例中，为了形成NDD区，可以在沟槽28的底部形成掩模区37，从而使得NDD区36的底面可以高于沟槽28的底部。在可选实施例中，不形成掩模区37，而使用适当的注入角度从而使得NDD区36的底面高于沟槽28的底部。NDD区36与硬掩模层32自对准。可以看出，余留部分的多晶硅层62与NDD区36重叠，其中重叠宽度接近于多晶硅层62的厚度T5和NDD区36的厚度T3中较小的一个。在图3D中，形成介电层38，之后在沟槽28的底部形成场板40。场板40的形成包括沉积步骤和深蚀刻步骤。在图3E中，深蚀刻介电层38，并且形成介电层42以覆盖场板40。
接下来，在图3F中，深蚀刻介电层42从而去除介电层42位于沟槽28侧壁上的垂直部分和介电层42位于沟槽28之外的部分，而不蚀刻位于场板40上方的部分。然后沉积导电材料，并进行深蚀刻。沟槽28中的导电材料部分和余留部分的多晶硅层62合并以形成主栅极44。在一些实施例中，导电材料包含多晶硅。应该理解，由于主栅极44的两个部分在不同时间形成，因此在主栅极44中可能存在明显的界面。图3G示出硬掩模层26的去除。图3H示出p体区46、重掺杂n型区48、ILD50、重掺杂p型区52、源极区54和漏极区56的形成。这些工艺详情在此不再重复。
尽管图1A至图3H示出的实施例提供了形成n型功率MOSFET的方法，但是可以容易地得到形成p型功率MOSFET的教导，其中反转相应区域20、22、36、46、48和52的导电类型。
图4A至图6O示出了用于集成沟槽式MOSFET60的形成和横向MOS器件的工艺流程，其中每一横向器件都具有位于外延层22顶面上方的栅电极，以及位于栅电极相对侧上的源极/漏极区。示例性横向MOS器件包括但不限于：高电压(HV)N型MOS(HVNMOS)器件、低电压(LV)N型MOS(LVNMOS)器件、LVP型MOS(LVPMOS)器件和高电压(HV)P型MOS(HVPMOS)器件。除非另有说明，这些实施例中的部件的材料和形成方法与在图1A至图3H所示的实施例中用相同的参考编号表示的相同的部件基本上相同。因此，关于图4A至图6O中所示的部件的形成工艺和材料的详情可以在图1至图3H中所示实施例的论述中找到。
图4A示出器件区100、200、300、400和500，其分别是沟槽式功率MOSFET区、HVNMOS区、HVPMOS区、LVNMOS区和LVPMOS区。提供衬底20，其包括器件区100、200、300、400和500中的一部分。根据一些实施例，衬底20是p型衬底，但根据可选实施例其也可以是n型衬底。例如通过注入在衬底20的顶面形成N型隐埋层(NBL)110。NBL110可以位于器件区100中且不延伸至器件区200、300、400和500中。接下来，实施外延以在衬底20上方形成外延层22，其中可以在外延期间用n型杂质原位掺杂外延层22。在外延之后，形成隔离区23以从外延层22的顶面延伸至外延层22中。隔离区23可以是浅沟槽隔离(STI)区，因此在下文中被称为STI区23，但它们也可以是场氧化物。STI区23可以限定用于在其中形成MOS器件的有源区。
参考图4B，垫氧化物层24形成在外延层22的表面上，并且延伸至器件区100、200、300、400和500中。实施多个注入以在外延层22中形成多个掺杂区。在一些实施例中，在注入步骤之前形成垫氧化物层24，其中注入的杂质穿透垫氧化物层24以形成掺杂区。
低电压阱(LVW)区229和429可以是p型区，分别形成在器件区200和400中。可以将LVW区229和429配置成支持相应的器件在约5V的工作电压下运转。p型掺杂漏极(PDD)区331形成在器件区300中。高电压N阱(HVNW)区225、325和425分别形成在器件区200、300和400/500中。符号“400/500”表示区400和500的合并区。LVW区229和429以及PDD区331分别形成在HVNW区225、425和325的内部。举例来说，LVW区229和429可以具有介于约1015/cm3和约1018cm3之间的p型掺杂浓度。轻掺杂PDD区331，并且其可以具有例如介于约1015/cm3和约1018/cm3之间的p型掺杂浓度。
而且，深p阱区227、327和427分别形成在器件区200、300和400/500中，并且分别延伸至HVNW区225、325和425的下方。HVNW区225、325和425以及深p阱区227、327和427的掺杂浓度可以介于约1014/cm3和约1017/cm3之间。未示出用于图4B所示的多个注入步骤的详细形成工艺、相应的光刻胶以及相应的光刻掩模，并且当具有这些实施例的教导时本领域技术人员将了解相应的详情。
在图4C中，在垫氧化物层24上方形成硬掩模层26，然后进行图案化。硬掩模层26延伸至器件区100、200、300、400和500中。然后使用图案化的硬掩模层26作为蚀刻掩模在器件区100中形成沟槽28。接下来，如图4D所示，例如通过外延层22的热氧化形成氧化物层30。因此氧化物层30覆盖沟槽28的侧壁和底部。
在图4E中，例如用共形沉积步骤形成硬掩模层32。硬掩模层32包括位于沟槽28的侧壁和底部上的部分。然后去除硬掩模层32的底部部分，该底部部分位于沟槽28的底部，得到的结构如图4F所示。接下来，实施倾斜注入34。结果，在外延层22中且在沟槽28下方形成NDD区36。由于倾斜注入，NDD区横向延伸超出沟槽28的边缘。
在图4G中，蚀刻氧化物层30位于沟槽28中的底部和下面的外延层22，从而使得沟槽28向下延伸至外延层22中。沟槽28穿透NDD区36。结果，NDD区36的一部分保留在沟槽28的相对两侧上。在图4H中，形成介电层38，其可以是共形层，介电层38延伸至沟槽28中。然后用场板40填充沟槽28中未被介电层38填充的一部分，场板40占据剩余沟槽28的下部。场板40未占据沟槽28的上部。
在图4I中，沉积介电层42来填充沟槽28。然后执行深蚀刻步骤以去除介电层38和42的一部分，从而使得沟槽28再次出现，如图4J所示。保留一部分介电层42以覆盖场板42。在一些实施例中，去除氮化物层26和32以及氧化物层24和30，得到的结构如图4K所示。在图4L中，例如通过热氧化步骤和/或沉积步骤形成栅极介电层30’。
图4M示出了在沟槽28中形成主栅极44。在一些实施例中，在形成主栅极44时，分别在器件区200、300、400和500中形成栅电极244、344、444和544。主栅极44以及栅电极244、344、444和544的形成可以包括导电材料的沉积和图案化步骤。在可选实施例中，以与形成栅电极244、344、444和544的步骤不同的步骤形成主栅极44。
参考图4N，同时且分别在相应的栅电极244、344、444和544的侧壁上形成栅极间隔件236、336、436和536。然后实施注入以对外延层22进行注入以便形成重掺杂n型区(标记为N+区)134、234、334、434和534。还实施另一注入以对外延层22进行注入以便形成重掺杂p型区(标记为P+区)142、242、342、442和542。通过注入在外延层22中还形成p体区46。p体区46包括与主栅极44处于同一层的上部以及与NDD区36处于同一层并且接触NDD区36的下部。
参考图4O，形成深金属通孔156以穿透外延层22并且接触NBL110。深金属通孔156的形成可以包括蚀刻外延层22以形成开口，然后用诸如铜、铝、钨等金属材料填充开口。将深金属通孔156电连接至NBL110，其形成沟槽式功率MOSFET60的漏极区。然后形成源极区54。从而分别完成在器件区100、200、300、400和500中形成MOS器件60、260、360、460和560。
在图4O中的得到的结构中，HVNMOS器件260和LVNMOS器件460包括分别位于LVW区229和429中的源极区234。因此，可以通过调整LVW区229和429相对于相应的上覆栅电极244和444的位置来调整HVNMOS器件260和LVNMOS器件460的沟道长度。
HVPMOS器件360包括漏极342(位于栅电极344的右侧)，其通过PDD区331的一部分与栅电极344间隔开。因此，HVPMOS器件360可以保持高漏极电压。LVPMOS器件560包括位于HVNW区425中的源极和漏极区542。
在上述工艺流程中，在形成沟槽式功率MOSFET60的各种部件的同时，还形成HVNMOS器件260、HVPMOS器件360、LVNMOS器件460和LVPMOS器件560的部件。由于同时形成诸如MOS器件60、260、360、460和560的注入区的器件部件可以共享光刻掩模和相应的工艺步骤，因此可以节省制造成本。
图5A至图5D示出了根据可选实施例集成HVNMOS器件260、HVPMOS器件360、LVNMOS器件460和LVPMOS器件560与沟槽式功率MOSFET60的形成的中间阶段的截面图。此外，还形成HV横向N型全隔离(HVLNF)MOS器件660(图5D)。这些实施例类似于图4A至图4O中的实施例，除了形成p型外延层22’代替形成n型外延层22并且在p型外延层22’中形成HNVW区。然后在HVNW区的表面形成MOS器件60、260、360、460和560。
参考图5A，提供衬底20，其可以是p型衬底。通过注入衬底20在器件区100、200、300、400/500和600中形成NBL110、210、310、410和610。接下来，形成外延层22’，其中在形成外延层22’时原位掺杂p型杂质。然后例如通过热氧化在外延层22’上形成垫氧化物层24。
参考图5B，形成STI区23，并且从顶面延伸至外延层22’中。而且，通过注入n型杂质分别在器件区100、200、300、400/500和600中形成HVNW区125、225、325、425和625。HVNW区125、225、325、425和625可以从顶面延伸至外延层22’的底面，并且可以分别接合到下面的NBL110、210、310、410和610。在一些实施例中，注入的杂质穿透垫氧化物层24以形成注入区。
在图5C中，通过注入形成LVW区229、429和629以及PDD区331。此外，在NBL610上方形成深p阱区633并且深p阱区633将NBL610与上覆的HVNW区625隔离开。然后执行多个工艺步骤，得到的器件如图5D所示。相应的工艺步骤与图4D至图4O中所示的基本上相同，并且详情可以在图4D至图4O的论述中找到。在如图5D所示的得到的结构中，MOS器件60、260、360、460和560类似于如图4O中的MOS器件，除了HVNW区125、225、325、425和625与图4O中的不同。此外，在器件区600中形成HVLNFMOS器件660。HVLNFMOS器件660的沟道长度可以通过调整LVW区629和相应的上覆的栅电极644的重叠长度进行调整。
图6A至图6O示出了根据又一些可选实施例集成HVNMOS器件260、HVPMOS器件360、LVNMOS器件460和LVPMOS器件560与沟槽式功率MOSFET60的形成的中间阶段的截面图。这些实施例类似于图4A至图4O中的实施例，除了在相应衬底20’(在这些实施例中是n型)的相反面上形成与沟槽式功率MOSFET60的源极和漏极的电连接。
参考图6A，提供N+衬底20’。N+衬底20’具有高n型杂质浓度，例如可以介于约1019/cm3和约1021/cm3之间。N型外延层22外延生长在N+衬底20’上。接下来，形成STI区23，STI区23从外延层22的顶面延伸至外延层22中。
在后续的步骤中，如图6B所示，在外延层22上方形成垫氧化物层24。通过注入形成LVW区229和429以及PDD区331。而且，通过注入n型杂质分别在器件区200、300和400/500中形成HVNW区225、325和425。HVNW区225、325和425可以部分地延伸至外延层22中，并且通过部分外延层22与N+衬底20’间隔开。还分别在HVNW区225、325和425下方形成深p阱区227、327和427。
图6C至图6N中的后续工艺步骤与图4C至图4N示出的基本上相同。因此图6C至图6N的详情可以在图4C至图4N的论述中找到。以下论述简单的工艺流程。在图6C中，形成硬掩模层26并且进行图案化，并且使用图案化的硬掩模层26作为蚀刻掩模来蚀刻外延层22从而形成沟槽28。然后如图6D所示，形成氧化物层30。图6E和图6F示出了硬掩模层32的沉积和图案化，以及使用图案化的硬掩模层32作为注入掩模形成NDD区36的倾斜注入。
在图6G中，沟槽28通过蚀刻向下延伸穿过NDD区36。得到的NDD区36包括位于沟槽28相对侧上的部分。图6H示出了介电层38的形成和场板40的形成。然后分别如图6I和6J所示，形成介电层42并且进行深蚀刻。接下来，去除硬掩模层26和32以及氧化物层24和30，得到的结构如图6K所示。图6L示出了栅极介电层30’的形成。
图6M示出了主栅极44的形成以及栅电极244、344、444和544在栅极介电层30’上方的形成。在图6N中，形成栅极间隔件236、336、436和536，并且通过注入形成N+区134、234、334、434和534以及P+区142、242、342、442和542。
在图6O中，在N+衬底20’上沉积金属板156’，并且其可以与N+衬底20’物理接触。金属板156’和N+衬底20’充当沟槽式功率MOSFET60的漏极区。另一方面，在衬底20’上方形成源极区54，并且其位于主栅极44和场板40上方。因此，沟槽式功率MOSFET60的源极和漏极连接位于相应的外延层22的相反面上，外延层22形成衬底的一部分。通过在衬底的相反面上形成源极和漏极连接，因此在后续的封装工艺中可以容易地将沟槽式功率MOSFET60与其他器件堆叠起来。从而完成MOS器件60、260、360、460和560的形成。
在图4A至图6O中，集成各种MOS器件的形成，这些MOS器件位于不同的器件区中并且具有不同的功能。各种MOS器件的形成可以共享相同的光刻掩模。在结构上，同时形成的MOS器件的部件可以具有相同类型的杂质、相同的深度等。通过共享光刻掩模和形成步骤，节约了制造成本。
根据实施例，一种器件包括具有第一导电类型的半导体区；延伸至半导体区中的沟槽；以及位于沟槽中的场板，其中场板是导电的。第一介电层将场板的底部和侧壁与半导体区隔离开。主栅极设置在沟槽中并且与场板重叠。第二介电层设置在主栅极和场板之间并且将主栅极和场板彼此隔离开。具有第一导电类型的DD区位于第二介电层的下方，其中主栅极的边缘部分与DD区重叠。体区包括与主栅极的一部分处于同一层的第一部分和与DD区处于同一层并且接触DD区的第二部分，其中体区具有与第一导电类型相反的第二导电类型。器件进一步包括位于半导体区表面的含MOS器件，其中含MOS器件选自基本上由HVNMOS器件、HVPMOS器件、LVNMOS器件、LVPMOS器件和它们的组合所组成的组。
根据其他实施例，一种器件包括具有第一导电类型的半导体区，其中第一导电类型选自基本上由p型和n型所组成的组；以及从半导体区的顶面延伸至半导体区中的沟槽。第一介电层位于沟槽的底部和侧壁。场板包括接触第一介电层的底部和侧壁，其中场板是导电的。主栅极位于沟槽中并且与场板重叠。第二介电层位于主栅极和场板之间并且将主栅极和场板彼此隔离开。具有第一导电类型的DD区包括接触第二介电层的顶面和接触第一介电层的侧壁。DD区的杂质浓度大于半导体区的杂质浓度。MOS器件位于半导体区的表面。
根据另一些实施例，一种方法包括外延生长具有第一导电类型的外延半导体区；在外延半导体区中形成第一沟槽；以及形成延伸至沟槽中并且覆盖沟槽的边缘部分的注入掩模。实施倾斜注入以在外延半导体区中形成DD区，其中DD区包括与注入掩模重叠的部分，并且DD区具有第一导电类型。蚀刻外延半导体区以延伸至外延半导体区中，其中使用注入掩模作为蚀刻掩模执行蚀刻步骤。在蚀刻步骤之后，形成内衬于沟槽的底部和侧壁的第一介电层。在沟槽中且在第一介电层上方形成场板，其中场板包括接触第一介电层的底部和侧壁。在场板上方形成第二介电层。在沟槽中且在第二介电层上方形成主栅极。在外延半导体区的表面进一步形成MOS器件。
尽管已经详细地描述了实施例及其优势，但应该理解，可以在不背离所附权利要求限定的实施例的构思和范围的情况下，进行各种改变、替换和更改。而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员根据本发明应很容易理解，根据本发明可以利用现有的或今后开发的用于执行与本文所述相应实施例基本上相同的功能或者获得基本上相同的结果的工艺、机器、制造、材料组分、装置、方法或步骤。因此，所附权利要求预期在其范围内包括这样的工艺、机器、制造、材料组分、装置、方法或步骤。此外，每条权利要求构成单独的实施例，并且多个权利要求和实施例的组合在本发明的范围内。

Claims (10)

1.一种器件，包括：
半导体区，具有第一导电类型；
沟槽，延伸至所述半导体区中；
场板，位于所述沟槽中，其中所述场板是导电的；
第一介电层，将所述场板的底部和侧壁与所述半导体区隔离开；
主栅极，位于所述沟槽中并且与所述场板重叠；
第二介电层，位于所述主栅极和所述场板之间并且将所述主栅极和所述场板彼此隔离开；
掺杂漏极(DD)区，具有第一导电类型并且位于所述第二介电层下方，其中所述主栅极的边缘部分与所述DD区重叠；
体区，包括与所述主栅极的一部分处于同一层的第一部分和与所述DD区处于同一层并且接触所述DD区的第二部分，其中所述体区具有与所述第一导电类型相反的第二导电类型；以及
含金属氧化物半导体(MOS)器件，位于所述半导体区的表面，其中所述含MOS器件选自基本上由高电压(HV)N型MOS(HVNMOS)器件、HV P型MOS(HVPMOS)器件、低电压(LV)N型MOS(LVNMOS)器件、LV P型MOS(LVPMOS)器件和它们的组合所组成的组。
2.根据权利要求1所述的器件，其中，所述场板和所述主栅极包含在沟槽式功率MOS场效应晶体管(MOSFET)中，并且所述沟槽式功率MOSFET进一步包括：
源极区，包含位于所述场板和所述主栅极上方的第一部分；以及
隐埋半导体层，具有第一导电类型并且位于所述半导体区下方，其中所述隐埋半导体层充当所述沟槽式功率MOSFET的漏极；以及
深金属通孔，穿透所述半导体区以接触所述隐埋半导体层，或者
所述沟槽式功率MOSFET进一步包括：
源极区，包含位于所述场板和所述主栅极上方的第一部分；以及
漏极区，位于所述半导体区的下方。
3.根据权利要求1所述的器件，其中，所述含MOS器件包括所述HVNMOS器件，所述HVNMOS器件包括：
p型低电压阱(LVW)区；
栅电极，位于所述LVW区上方，其中所述LVW区从所述HVNMOS器件的源极侧延伸至所述栅电极的下方；以及
n型源极区和n型漏极区，位于所述栅电极的相对侧上并且邻近所述栅电极，其中所述n型源极区位于所述LVW区中，或者
所述含MOS器件包括所述HVPMOS器件，所述HVPMOS器件包括：
轻掺杂漏极区，位于所述半导体区中，其中所述轻掺杂漏极区是p型；
栅电极，位于所述轻掺杂漏极区的一部分的上方；以及
p型源极区和p型漏极区，位于所述栅电极的相对侧上并且邻近所述栅电极，其中所述漏极区通过所述轻掺杂漏极区的一部分与所述栅电极间隔开。
4.根据权利要求1所述的器件，其中，所述含MOS器件包括所述LVNMOS器件或者所述LVPMOS器件。
5.根据权利要求1所述的器件，其中，所述DD区接触所述第一介电层的侧壁部分，并且所述DD区的底面高于所述场板的底面。
6.根据权利要求1所述的器件，其中，所述第二介电层包括：
与所述DD区的顶面接触的底面；以及
与所述主栅极的底面接触的顶面。
7.一种器件，包括：
半导体区，具有第一导电类型，所述第一导电类型选自基本上由p型和n型所组成的组；
沟槽式功率金属氧化物半导体场效应晶体管(MOSFET)，包括：
沟槽，从所述半导体区的顶面延伸至所述半导体区中；
第一介电层，内衬于所述沟槽的底部和侧壁；
场板，包括接触所述第一介电层的底部和侧壁，其中所述场板是导电的；
主栅极，位于所述沟槽中并且与所述场板重叠；
第二介电层，位于所述主栅极和所述场板之间并且将所述主栅极和所述场板彼此隔离开；和
掺杂漏极(DD)区，具有所述第一导电类型，其中所述DD区包括接触所述第二介电层的顶面和接触所述第一介电层的侧壁，其中所述DD区的杂质浓度大于所述半导体区的杂质浓度；以及
横向MOS器件，位于所述半导体区的表面。
8.根据权利要求7所述的器件，其中，所述横向MOS器件包括：
掺杂区，位于所述半导体区中并且具有与所述第一导电类型相反的第二导电类型；
栅电极，其中所述掺杂区从所述MOS器件的源极侧延伸至所述栅电极的下方；以及
源极区和漏极区，位于所述栅电极的相对侧上并且邻近所述栅电极，其中所述源极区位于所述掺杂区中，并且所述源极区和所述漏极区具有所述第一导电类型，或者
所述横向MOS器件包括：
掺杂区，位于所述半导体区中并且具有与所述第一导电类型相反的第二导电类型；
栅电极，其中所述掺杂区从所述MOS器件的漏极侧延伸至所述栅电极下方；以及
源极区和漏极区，位于所述栅电极的相对侧上并且邻近所述栅电极，其中所述漏极区位于所述掺杂区中，并且所述源极区和所述漏极区具有所述第二导电类型。
9.一种方法，包括：
外延生长具有第一导电类型的外延半导体区；
在所述外延半导体区中形成第一沟槽；
形成延伸至所述沟槽中并且覆盖所述沟槽的边缘部分的注入掩模；
实施倾斜注入以在所述外延半导体区中形成掺杂漏极(DD)区，其中所述DD区包括与所述注入掩模重叠的第一部分，并且所述DD区具有第一导电类型；
蚀刻所述外延半导体区以使所述沟槽进一步向下延伸至所述外延半导体区中，其中使用所述注入掩模作为蚀刻掩模来执行所述蚀刻步骤；
在所述蚀刻步骤之后，形成内衬于所述沟槽的底部和侧壁的第一介电层；
在所述沟槽中且在所述第一介电层上方形成场板，其中所述场板包括接触所述第一介电层的底部和侧壁；
在所述场板上方形成第二介电层；
在所述沟槽中且在所述第二介电层上方形成主栅极；以及
在所述外延半导体区的表面形成MOS器件。
10.根据权利要求9所述的方法，其中，形成所述MOS器件的步骤包括：
对所述外延半导体区进行注入以形成具有与所述第一导电类型相反的第二导电类型的掺杂阱区；
形成与所述掺杂阱区的一部分重叠的栅电极；
在所述掺杂阱区中形成源极区；以及
在所述掺杂阱区外形成漏极区，其中所述源极区和所述漏极区具有所述第一导电类型，或者
形成所述MOS器件的步骤包括：
对所述外延半导体区进行注入以形成具有与所述第一导电类型相反的第二导电类型的掺杂阱区；
形成与所述掺杂阱区的一部分重叠的栅电极；
在所述掺杂阱区外形成源极区；以及
在所述掺杂阱区中形成漏极区，其中所述源极区和所述漏极区具有所述第二导电类型。
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