CN1601754A - 半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件，具有低电阻的N型半导体基板(101)、形成在该N型半导体基板(101)上的N型的并且电阻比半导体基板(101)高的集电层(102)、与该集电层(102)具有接合面的P型的本征基区(104)、与该本征基区(104)具有接合面的N型的发射区(105)，其中，本征基区(104)的沿其周围，被从集电层(102)到达N型半导体基板(101)的绝缘槽(103)覆盖。根据本发明，即使电源电压变动，半导体器件中的集极基极间的反馈电容也不变化。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种双极晶体管，特别涉及包含以基板自身作为电极的双极晶体管的半导体器件。
背景技术
半导体器件，可以在1个半导体基板上集成多个有源元件。但是，在便携式电话用的高频器件中，由于要求高性能且电特性偏差小的器件，所以多采用单体的双极晶体管这样的单个的半导体元件。特别是，在电源电压为3V且要求5V以上的耐压的VCO(电压控制型振荡器)器件中，主要采用单个的半导体元件。
关于双极晶体管及包含该双极晶体管的半导体器件，在专利文献1及专利文献2等中公开了其构成和制造方法。
以下，说明用于便携式电话的VCO器件等，要求5V以上耐压的以往NPN型高频双极晶体管。为确保5V以上的耐压，一般，在成为低电阻的集电极的基板上，形成高电阻的外延层，该高电阻的外延层的厚度要求在0.4μm以上。
具体是，构成包括：N型的半导体基板，由比电阻例如在0.01Ωcm以下的单晶硅构成，成为集电极；集电层，形成在该半导体基板上，厚度为0.4μm～2.0μm，由比电阻例如为0.5Ωcm～5.0Ωcm的N-型的外延层构成；本征基区，有选择地形成在该集电层的上部；发射区，有选择地形成在该本征基区的上部。
另外，在发射区上，形成由多晶硅构成的发射极电极，在本征基区上形成外部基极电极。
在外部基极电极的下侧，形成使集电层和外部基极引出电极电绝缘并且减少两者间的静电电容的厚度600nm的场绝缘膜。
在高频信号处理用的NPN晶体管中，因起因于集极基极间的反馈电容的负反馈，存在遮断频率(fT)降低等的高频特性劣化的问题。反馈电容，由集极基极间的PN结形成的接合电容和经由绝缘膜的布线间电容的和构成。要减少接合电容，通过微细化减小接合面积是有效的，此外，要减少布线间电容，增大绝缘膜的厚度是有效的。
因此，例如，如专利文献1中记载，一边谋求发射区及基区的微细化，一边通过在外部基极引出电极的正下方形成由LOCOS等构成的场氧化膜，试图降低反馈电容。
专利文献1：特开平03-235334号公报
专利文献2：特开平03-110852号公报
但是，上述以往的半导体器件，如果提高电源电压即集电极电压，在集电层，耗尽层向横方向(与基板面平行的方向)扩展。因此，如图11所示，与电源电压的上升一起接合电容缓慢降低，反馈电容也降低。如果反馈电容降低，由于变化双极晶体管的阻抗，所以如果采用组装有阻抗变化的晶体管的器件，存在遮断频率等高频特性劣化的问题。
发明内容
本发明的目的是，解决上述以往的问题，即使电源电压变动，半导体器件中的集极基极间的反馈电容也不变化。
为达到上述目的，本发明的半导体器件的构成为，集电极采用低电阻的半导体基板，具有在该半导体基板上形成的集电层及本征基区，从集电层到达半导体基板地绝缘与集电层具有接合面的本征基区的周围。
另外，在专利文献2等中，记载了以降低寄生电容为目的，采用在半导体基板自身上形成绝缘区的SOI(silicon on insulator)基板的双极晶体管，与本发明同样，能够抑制反馈电容的变动。但是，SOI基板，由于是与通常的硅基板不同的特殊基板，所以成本高，不适合制造实用的双极晶体管。
具体是，本发明的第1双极晶体管，其特征在于，具有：第1导电型的半导体基板；集电层，形成在半导体基板上、由第1导电型并且电阻高于半导体基板的第1半导体构成；本征基区，由与集电层具有接合面的第2导电型的第2半导体构成；发射区，由与本征基区具有接合面的第1导电型的第3半导体构成；本征基区的周围，被从集电层达到半导体基板的绝缘区覆盖。
如果采用第1半导体器件，由于与集电层具有接合面的本征基区，其周围，被从集电层达到半导体基板的绝缘区覆盖，所以在集电层，耗尽层不会向横向扩展。因此，由于集极基极间的接合电容不变化，因此即使电源电压(集电极电压)变动，也不变化耗尽层的宽度，所以，能够容易得到稳定反馈电容，不劣化高频特性的半导体器件。
在第1半导体器件中，优选将本征基区划分成多个区，在多个区的每一个区中形成绝缘区，各区域的下部，以达到半导体基板的方式形成在每个被划分的上述区域上。
如果如此，能够在微细化的同时提高耐压特性，而且，由于被划分成多个区的绝缘区的下部，以达到半导体基板的方式，形成在每各区域中，所以能够更进一步减小反馈电容的绝对值。
本发明的第2半导体器件，其特征在于，具有：第1导电型的半导体基板；集电层，形成在半导体基板上，由第1导电型并且电阻高于半导体基板的第1半导体构成；本征基区，由与集电层具有接合面的第2导电型的第2半导体构成，被划分成多个区；多个发射区，由与被划分的本征基区分别具有接合面的第1导电型的第3半导体构成；多个本征基区，其外侧的周围，被从集电层到达半导体基板的绝缘区覆盖。
如果采用第2半导体器件，由于与集电层具有接合面的多个本征基区，其外侧的周围，被从集电层达到半导体基板的绝缘区覆盖，所以在集电层中，耗尽层不会向横向扩展。因此，由于集极基极间的接合电容不变化，因此即使电源电压(集电极电压)变动，也不变化耗尽层的宽度，所以，能够容易得到稳定反馈电容，不劣化高频特性的半导体器件。此外，即使本征基区，在集电层中被划分成多个区，由于利用绝缘区只覆盖多个本征基区的外侧，因此该绝缘区能够采用在氧化内壁面后埋入多晶硅的绝缘槽结构。结果，即使是在集电层比较厚的时候，也能够实现反馈电容的变化小的元件。
在第1或第2半导体器件中，优选半导体基板的比电阻在1×10-2Ωcm以下，集电层的比电阻在0.5Ωcm以上，并且其厚度在0.4μm以上。
此外，在第1或第2半导体器件中，本征基区，优选通过外延生长形成在集电层上。
本发明的半导体器件的制造方法，其特征在于，具有：在第1导电型的半导体基板上，利用外延生长，形成由第1导电型的并且电阻高于半导体基板的第1半导体构成的集电层的工序(a)、在集电层上形成包围本征区的绝缘区的工序(b)、在集电层的上述本征区上，形成由第2导电型的第2半导体构成的本征基区的工序(c)、在本征基区上，形成由第1导电型的第3半导体构成的发射区的工序(d)；在工序(b)中，绝缘区，以沿本征基区的周围，从集电层到达半导体基板的方式形成。
如果采用本发明的半导体器件的制造方法，由于作为绝缘区，以沿着本征基区的周围从集电层达到半导体基板的方式形成，所以在集电层，耗尽层不会向横向扩展。因此，由于集极基极间的接合电容不变化，因此即使电源电压(集电极电压)变动，也不变化耗尽层的宽度，所以，能够容易得到稳定反馈电容，不劣化高频特性的半导体器件。此外，反馈电容自身的绝对值，与以往的半导体器件相比，也能够减小。
本发明的半导体器件的制造方法，优选，在工序(b)中，绝缘区在集电层的上面形成多个；形成多个绝缘区的工序(b)，包括形成各自的底部位于集电层的上部的多个第1绝缘区的工序、形成贯通多个第1绝缘区中、位于本征基区的外侧的第1绝缘区并且从集电层到达半导体基板的第2绝缘区的工序。如此，能够得到本发明的第2半导体器件。
此外，本发明的半导体器件的制造方法，优选在工序(c)中，本征基区，通过外延生长，形成在集电层上。
如果采用本发明的半导体器件及其制造方法，由于利用从集电层达到半导体基板的绝缘区，覆盖本征基区的周围，所以在集电层，耗尽层不会向横向扩展，由于集极基极间的接合电容不变化，因此即使电源电压变动，也不会变化耗尽层的宽度，所以，能够得到反馈电容稳定并且其绝对值小的半导体器件。
附图说明
图1是表示本发明的第1实施方式的半导体器件的构成剖面图。
图2是表示本发明的第1实施方式的半导体器件中的反馈电容的电源电压依赖性的曲线图。
图3是表示本发明的第1实施方式的一变形例的半导体器件的构成剖面图。
图4(a)～(e)是表示本发明的第1实施方式的一变形例的半导体器件的制造方法的工序顺序的构成剖面图。
图5(a)～(d)是表示本发明的第1实施方式的一变形例的半导体器件的制造方法的工序顺序的构成剖面图。
图6是表示本发明的第2实施方式的半导体器件的构成剖面图。
图7(a)～(d)是表示本发明的第2实施方式的半导体器件的制造方法的工序顺序的构成剖面图。
图8(a)～(d)是表示本发明的第2实施方式的半导体器件的制造方法的工序顺序的构成剖面图。
图9(a)及(b)是表示本发明的第2实施方式的半导体器件的制造方法的工序顺序的构成剖面图。
图10是表示本发明的第2实施方式的一变形例的半导体器件的构成剖面图。
图11是表示以以往的基板作为电极的双极晶体管中的反馈电容的电源电压依赖性的曲线图。
图中：101 N型半导体基板、102 集电层、103 绝缘槽、104 本征基区、105 发射区、106 发射极电极、107 外部基极电极、108 保护绝缘膜、108a 接触孔、109 基极布线、110 发射极布线、204 本征基区(外延区)、210 第1衬底绝缘膜、211 第2衬底绝缘膜、301 N型半导体基板、302 集电层、303 绝缘氧化膜(第1绝缘区)、304 本征基区、305 发射区、306发射极电极、307 外部基极电极、308 保护绝缘膜、308a 接触孔、309 基极布线、310 发射极布线、312 绝缘槽(第2绝缘区)、404 本征基区(外延区)、410 第1衬底绝缘膜、411 第2衬底绝缘膜
具体实施方式
第1实施方式
下面，参照附图说明本发明的第1实施方式。
图1是本发明的第1实施方式的半导体器件，表示双极晶体管的断面构成。
如图1所示，在由比电阻例如在0.01Ωcm以下的单晶硅构成的作为支持基板的低电阻的N型半导体基板101上，形成以0.4μm～2.0μm的厚度、外延生长了比电阻为相对高电阻例如0.5Ωcm～5.0Ωcm的硅的N型集电层(高电阻集电层)102。
在集电层102上，将该集电层102划分成多个本征区，形成各自宽度为大约0.8μm的多个绝缘槽103。在被集电层102中的绝缘槽103包围的各区域的上部，以例如0.1Ωcm～0.01Ωcm的比电阻，形成P型的多个本征基区104，在各本征基区104的中央部分别形成发射区105。在各发射区105上形成由多晶硅构成的发射极电极106。
在集电层102中的各本征基区104的侧部上及与之相邻的绝缘槽103上，形成由多晶硅构成的外部基极电极107。
此外，在集电层102上，遍及包括发射极电极106及外部基极电极107的整个面，形成例如由氧化硅构成的保护绝缘膜108。
在保护绝缘膜108上，分别露出各外部基极电极107及各发射极电极106的至少各1个的接触孔108a，在形成的接触孔108a上，分别形成与各外部基极电极107电连接的基极布线109及与各发射极电极106电连接的发射极布线110。
作为第1实施方式的特征，是使成为集电极的低电阻的N型半导体基板101、外延生长在该N型半导体基板101上的N型高电阻的集电层102、外部基极电极107电绝缘的绝缘槽103，以贯通集电层102，其下端部达到N型半导体基板101的方式形成。因此，在集电极(N型半导体基板101)和外部基极电极107的之间的静电电容减小的同时，能够防止集电层102中的耗尽层的横向(与基板的主面平行的方向)的扩展。由此，由于集极基极间的接合电容不变化，所以，即使电源电压(集电极电压)变动，也不会变化耗尽层的宽度。因此，能够低成本地实现反馈电容稳定、高频特性不劣化的半导体器件。此外，反馈电容自身的绝对值，与以往的半导体器件相比，也能够减小。
图2表示第1实施方式的半导体器件中的反馈电容的电源电压依赖性。如图2所示，与图11所示的以往的半导体器件中的反馈电容的电源电压依赖性相比，可知反馈电容的降低小。因此，在第1实施方式中，由于半导体器件的阻抗也无大的变化，所以能够防止高频特性的劣化。
另外，为将集极基极间的耐压设定在5V以上，需要将高电阻的集电层102的厚度设定在0.4μm以上。
第1实施方式的一变形例
以下，参照附图说明本发明的第1实施方式的一变形例的半导体器件。
图3表示本发明的第1实施方式的一变形例的半导体器件的断面构成。在图3中，对于与图1所示的构成部件相同的构成部件，附加同一符号，并省略其说明。
如图3所示，在本变形例中，通过在集电层102上有选择地外延生长，形成本征基区204。
以下，参照图4(a)～图4(e)及图5(a)～图5(d)，说明如上述构成的本变形例的半导体器件的制造方法。
首先，如图4(a)所示，在掺杂砷(As)的、由比电阻大约为0.01Ωcm的单晶硅(Si)构成的N型半导体基板101上，例如利用化学气相沉积(CVD)法，以按大约0.4μm的厚度，比电阻达到1Ωcm的方式，外延生长由掺杂磷(P)的N型硅构成的集电层102。
然后，如图4(b)所示，利用光刻法形成，在集电层102中的绝缘槽形成区域具有开口部的抗蚀剂图形(未图示)，以形成的抗蚀剂图形作为掩模，进行采用以氯为主成分的蚀刻气体的干蚀刻，形成深0.45μm、达到N型半导体基板101的多个槽。接着，以10nm的厚度，热氧化已形成的各槽的底面及侧面。之后，利用CVD法，在集电层102上，沉积厚0.8μm的氧化硅，埋入各槽。然后，通过利用化学机械研磨(CMP)法的平坦化，去除沉积在集电层102上的不需要的氧化硅，在集电层102上形成多个绝缘槽103。
下面，如图4(c)所示，在去除集电层102中的本征基区形成部分上的表面氧化膜后，在该本征基区形成部分上，进行掺杂硼(B)的有选择的外延生长，形成P型的本征基区204。
下面，如图4(d)所示，在利用CVD法，成膜由氧化硅构成的第1衬底绝缘膜210后，利用光刻法及蚀刻法，有选择地蚀刻去除成膜的第1衬底绝缘膜210中的本征基区204的两侧部分。
下面，如图4(e)所示，在利用CVD法，在第1衬底绝缘膜210及本征基区204整个面上，生长外部基极电极形成用的多晶硅，向生长的多晶硅膜离子注入硼(B)，之后，热扩散注入的硼离子。然后，利用光刻法及干蚀刻法，对热处理的多晶硅膜进行有选择地蚀刻，图形形成由多晶硅膜构成的多个外部基极电极107。
下面，如图5(a)所示，利用CVD法，在第1衬底绝缘膜210及外部基极电极107上，生长由氧化硅构成的第2衬底绝缘膜211。然后，利用光刻法及蚀刻法，去除生长的第2衬底绝缘膜211中的本征基区204的中央的上侧部分，露出本征基区204。
下面，如图5(b)所示，利用CVD法，在第2衬底绝缘膜211及本征基区204整个面上，生长掺杂了发射极电极形成用的磷(P)的N型的多晶硅膜。然后，利用急速热处理(RTA)等热处理，通过向本征基区204扩散掺杂的磷离子，在该本征基区204的上部形成发射区105。然后，利用光刻法及干蚀刻法，对多晶硅膜进行有选择的蚀刻，由N型的多晶硅膜，图形形成各发射极电极106。
然后，如图5(c)所示，利用CVD法，以覆盖第2衬底绝缘膜211及各发射极电极106的方式，沉积保护绝缘膜108。
然后，如图5(d)所示，利用光刻法及干蚀刻法，形成相对于保护绝缘膜108，分别露出各外部基极电极107及各发射极电极106的多个接触孔108a。之后，利用蒸镀法等，在保护绝缘膜108上，形成由金属构成的布线层，以充填各接触孔108a。然后，通过有选择地蚀刻布线层，分别图形形成与外部基极电极107连接的基极布线109及与发射极电极106连接的发射极布线110。
另外，如果代替利用外延生长法形成本征基区204，利用离子注入法在集电层102的上部形成本征基区204，也能够得到第1实施方式的半导体器件。
第2实施方式
下面，参照附图说明本发明的第2实施方式。
图6是本发明的第2实施方式的半导体器件，表示双极晶体管的断面构成。
如图6所示，在由比电阻例如在0.01Ωcm以下的单晶硅构成的作为支持基板的低电阻的N型半导体基板301上，形成N型的集电层(高电阻集电层)302，在其上面，以0.4μm～2.0μm的厚度，外延生长比电阻为相对高电阻例如0.5Ωcm～5.0Ωcm的硅。
在集电层302的上部，将该集电层302划分成多个本征区，形成各自宽度为大约0.8μm、厚度为0.04μm～0.4μm的多个绝缘氧化膜303。在被集电层302中的绝缘槽303包围的各区域的上部，以例如0.1Ωcm～0.01Ωcm的比电阻，形成P型的多个本征基区304，在各本征基区304的中央部分别形成发射区305。在各发射区305上，形成由多晶硅构成的发射极电极306。
在集电层302中的各本征基区304的侧部上及与之相邻的绝缘槽103上，形成由多晶硅构成的外部基极电极307。
此外，在集电层302上，遍及包括发射极电极306及外部基极电极307的整个面，形成例如由氧化硅构成的保护绝缘膜308。
在保护绝缘膜308上，分别露出各外部基极电极307及各发射极电极306的至少各1个的接触孔308a，在形成的接触孔308a上，分别形成与各外部基极电极307电连接的基极布线309及与各发射极电极306电连接的发射极布线310。
作为第2实施方式的特征，是使外延生长的N型高电阻的集电层302和外部基极电极307电绝缘的绝缘氧化膜303，使成为集电极的低电阻的N型半导体基板301和外部基极电极307的之间的静电电容减少。此外，在位于外侧的绝缘氧化膜303，形成以达到N型半导体基板301的方式贯通各绝缘氧化膜303的中央部的深度为0.4μm～3μm的绝缘槽312。通过形成在位于其外侧的绝缘氧化膜303上的绝缘槽312，由于能够在N型半导体基板301和外部基极电极307的之间的静电电容减少的同时，防止集电层302中的耗尽层的横向(与基板的主面平行的方向)的扩展，所以反馈电容稳定。结果，能够低成本地实现高频特性不劣化的半导体器件。此外，反馈电容自身的绝对值，与以往的半导体器件相比，也能够减小。
以下，参照图7(a)～图7(d)、图8(a)～图8(d)及图9(a)及图9(b)，说明如上述构成的第2实施方式的半导体器件的制造方法。
首先，如图7(a)所示，在掺杂砷(As)的、由比电阻大约为0.01Ωcm的单晶硅(Si)构成的N型半导体基板301上，例如利用化学气相沉积(CVD)法，以按大约0.8μm的厚度，比电阻达到1Ωcm的方式，外延生长掺杂磷(P)的N型硅构成的集电层302。
然后，如图7(b)所示，利用光刻法形成，在集电层302中的绝缘氧化膜形成区域具有开口部的抗蚀剂图形(未图示)，以形成的抗蚀剂图形作为掩模，进行采用以氯为主成分的蚀刻气体的干蚀刻，形成深0.45μm的多个第1槽。接着，以10nm的厚度，热氧化已形成的各槽的底面及侧面。之后，利用CVD法，在集电层302上，沉积厚0.8μm的氧化硅，埋入第1槽。然后，通过利用化学机械研磨(CMP)法的平坦化，去除沉积在集电层302上的不需要的氧化硅，在集电层302的上部形成多个绝缘氧化膜303。
下面，如图7(c)所示，利用光刻法，形成在多个绝缘氧化膜303中位于外侧的绝缘氧化膜303的中央部分具有开口部的抗蚀剂图形(未图示)，以形成的抗蚀剂图形作为掩模，进行干蚀刻，形成深度大约2μm、达到N型半导体基板301的多个第2槽。接着，以10nm的厚度，热氧化已形成的第2槽的底面及侧面。之后，利用减压CVD法，在集电层302上，沉积厚度大约3μm的多晶硅，埋入第2槽。然后，通过利用深蚀刻法的平坦化，去除沉积在集电层302上的不需要的多晶硅，在集电层302上形成多个绝缘槽312。
如此，在第2实施方式中，即使在集电层302的厚度比较厚的时候，由于能够只在外侧的绝缘氧化膜303上，形成达到N型半导体基板301的绝缘槽312，来防止在集电层302中产生的耗尽层向横向扩展，所以与第1实施方式相比，容易形成绝缘槽312。
下面，如图7(d)所示，在集电层302中的绝缘槽312的内侧的区域，通过有选择地离子注入硼(B)，形成深度比绝缘氧化膜303浅的P型的本征基区304。
下面，如图8(a)所示，在利用CVD法，成膜由氧化硅构成的第1衬底绝缘膜410后，利用光刻法及蚀刻法，有选择地蚀刻去除成膜的第1衬底绝缘膜410中的本征基区304的两侧部分。
下面，如图8(b)所示，利用CVD法，在第1衬底绝缘膜410及本征基区304整个面上，生长外部基极电极形成用的多晶硅膜，向生长的多晶硅膜离子注入硼(B)，之后，热扩散注入的硼离子。然后，利用光刻法及干蚀刻法，对热处理的多晶硅膜进行有选择地蚀刻，图形形成由多晶硅膜构成的多个外部基极电极307。
下面，如图8(c)所示，利用CVD法，在第1衬底绝缘膜410及外部基极电极307上，生长由氧化硅构成的第2衬底绝缘膜411。然后，利用光刻法及蚀刻法，去除生长的第2衬底绝缘膜411中的本征基区304的中央的上侧部分，露出本征基区304。
下面，如图8(d)所示，利用CVD法，在第2衬底绝缘膜411及本征基区304整个面上，生长掺杂发射极电极形成用的磷(P)的N型的多晶硅膜。然后，利用急速热处理(RTA)等热处理，通过向本征基区304扩散注入的磷离子，在该本征基区304的上部形成发射区305。然后，利用光刻法及干蚀刻法，对多晶硅膜进行有选择的蚀刻，从N型的多晶硅膜，图形形成各发射极电极306。
然后，如图9(a)所示，利用CVD法，以覆盖第2衬底绝缘膜411及各发射极电极306的方式，沉积保护绝缘膜308。
然后，如图9(b)所示，利用光刻法及干蚀刻法，形成相对于保护绝缘膜308，分别露出各外部基极电极307及各发射极电极306的多个接触孔308a。之后，利用蒸镀法等，在保护绝缘膜308上，形成由金属构成的布线层，以充填各接触孔308a。然后，通过有选择地蚀刻布线层，分别图形形成与外部基极电极307连接的基极布线309及与发射极电极306连接的发射极布线310。
第2实施方式一变形例
以下，参照附图说明本发明的第2实施方式的一变形例。
图10表示本发明的第2实施方式的一变形例的半导体器件的断面构成。在图10中，对于与图6所示的构成部件相同的构成部件，附加同一符号，并省略其说明。
如图10所示，在本变形例中，通过在集电层302上的绝缘槽312的内侧的区域有选择地外延生长，形成本征基区404。另外，基于外延生长的本征基区404，能够与第1实施方式的一变形例的如图4(c)所示的方法相同地形成。
另外，在第1实施方式、第2实施方式及它们的各变形例中，在双极晶体管中，特地举例说明了NPN晶体管，但也可以是PNP晶体管。
此外，在保护绝缘膜108、308等各绝缘膜中采用了氧化硅，但也可以代替氧化硅，例如可以采用氮化硅等具有绝缘性的材料。
本发明的半导体器件及其制造方法，具有能够稳定集极基极间的反馈电容的效果，特别适合用作包括以基板自身为电极的双极晶体管的半导体器件等。

Claims (8)

1.一种半导体器件，其特征在于，具有：
第1导电型的半导体基板；
集电层，形成在所述半导体基板上、由第1导电型并且电阻高于所述半导体基板的第1半导体构成；
本征基区，由与所述集电层具有接合面并且是第2导电型的第2半导体构成；
发射区，由与所述本征基区具有接合面并且是第1导电型的第3半导体构成，
所述本征基区的周围，被从所述集电层达到所述半导体基板的绝缘区覆盖。
2.如权利要求1所述的半导体器件，其特征在于，所述本征基区被划分为多个区，在所述多个区的每一个区中形成所述绝缘区，在被划分的所述区的每一个区中，所述各区的底部形成到所述半导体基板上。
3.一种半导体器件，其特征在于，具有：
第1导电型的半导体基板；
集电层，形成在所述半导体基板上，由第1导电型并且电阻高于所述半导体基板的第1半导体构成；
本征基区，由与所述集电层具有接合面并且是第2导电型的第2半导体构成，被划分成多个；
多个发射区，由与被划分的所述本征基区分别具有接合面的第1导电型的第3半导体构成，
所述多个本征基区的外侧周围，被从所述集电层达到所述半导体基板的绝缘区覆盖。
4.如权利要求1或3所述的半导体器件，其特征在于，所述半导体基板的比电阻在1×10-2Ωcm以下，所述集电层的比电阻在0.5Ωcm以上，并且其厚度在0.4μm以上。
5.如权利要求1或3所述的半导体器件，其特征在于，所述本征基区，通过外延生长形成在所述集电层上。
6.一种半导体器件的制造方法，其特征在于，具有：
在所述第1导电型的半导体基板上，利用外延生长，形成由第1导电型并且电阻高于所述半导体基板的第1半导体构成的集电层的工序(a)、
在所述集电层上形成包围本征区的绝缘区的工序(b)、
在所述集电层的所述本征区上，形成由第2导电型的第2半导体构成的本征基区的工序(c)、
在所述本征基区上，形成由第1导电型的第3半导体构成的发射区的工序(d)，
在所述工序(b)中，所述绝缘区，以沿所述本征基区的周围从所述集电层到达所述半导体基板的方式形成。
7.如权利要求6所述的半导体器件的制造方法，其特征在于，
在所述工序(b)中，所述绝缘区在所述集电层的上面形成有多个，
形成所述多个绝缘区的所述工序(b)，包括：形成各自的底部位于所述集电层的上部的多个第1绝缘区的工序；形成贯通所述多个第1绝缘区中、位于所述本征基区的外侧的第1绝缘区并且从所述集电层到达所述半导体基板的第2绝缘区的工序。
8.如权利要求6或7所述的半导体器件的制造方法，其特征在于，在所述工序(c)中，所述本征基区，通过外延生长形成在所述集电层上。
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