CN111477598B - 半导体装置 - Google Patents

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Abstract

本发明提供了能够减少多个单位晶体管的动作时的温度的偏差的半导体装置。在基板上设置有多个晶体管列。多个晶体管列分别包括在基板的上表面内的第一方向上排列的多个单位晶体管，多个晶体管列在与第一方向正交的第二方向上排列配置。并且，配置有覆盖多个单位晶体管并设置有至少一个开口的绝缘膜。配置在绝缘膜上的金属部件通过开口与多个单位晶体管电连接。形成从多个单位晶体管的每一个单位晶体管到金属部件的上表面的由金属形成的导热路径，导热路径的热电阻在多个单位晶体管之间不同。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
移动终端等的功率放大器模块使用异质结双极晶体管(HBT)。在下述的专利文献1中公开了由相互并联连接的多个单位晶体管构成且可以减少热电阻的HBT。专利文献1所公开的HBT包括在第一方向上排列的多个单位晶体管、和与多个单位晶体管的发射极电连接的凸点。凸点配置在多个单位晶体管的发射极上，并在第一方向上延伸。
专利文献1：日本特开2016－103540号公报
若使并联连接的多个单位晶体管进行动作，则有时单位晶体管的温度产生偏差。容易变成高温的单位晶体管比其它单位晶体管更快地老化，整个半导体装置的寿命变短。并且，如果在动作中产生温度的偏差，则无法提取作为HBT的整个元件的特性。
发明内容
本发明的目的在于提供能够减少多个单位晶体管的动作时的温度的偏差的半导体装置。
根据本发明的一个观点，提供了半导体装置，具有：基板；以及多个晶体管列，设置于所述基板，多个所述晶体管列的每个晶体管列包括在所述基板的上表面内的第一方向上排列的多个单位晶体管，多个所述晶体管列在与所述第一方向正交的第二方向上并排配置，所述半导体装置还具有：绝缘膜，覆盖多个所述单位晶体管，并设置有至少一个开口；以及金属部件，被配置在所述绝缘膜上，通过所述开口与多个所述单位晶体管电连接，形成有从多个所述单位晶体管的每个单位晶体管到所述金属部件的上表面的由金属形成的导热路径，所述导热路径的热电阻在多个所述单位晶体管之间不同。
通过在动作时容易变成高温的程度有偏差的多个单位晶体管之间，使导热路径的热电阻不同，从而可以减小单位晶体管的温度的偏差。例如，相对地降低与相对地容易变成高温的单位晶体管对应的导热路径的热电阻的话，温度的偏差变小。
附图说明
图1是根据第一实施例的半导体装置的一部分的剖视图。
图2A是表示一个单位晶体管内的两个动作区域的平面位置关系的图，图2B是表示多个单位晶体管、多个有效动作区域、第二层的发射极布线、凸点以及第三开口的平面位置关系的图。
图3是表示根据第二实施例的半导体装置的多个单位晶体管、有效动作区域、影响范围、第二层的发射极布线、凸点以及第三开口的平面位置关系的图。
图4是表示根据第三实施例的半导体装置的多个单位晶体管、有效动作区域、影响范围、第二层的发射极布线、凸点以及第三开口的平面位置关系的图。
图5是表示根据第四实施例的半导体装置的多个单位晶体管、有效动作区域、影响范围、第二层的发射极布线、凸点以及第三开口的平面位置关系的图。
图6是表示根据第五实施例的半导体装置的多个单位晶体管、有效动作区域、影响范围、第二层的发射极布线、凸点以及第三开口的平面位置关系的图。
图7是根据第六实施例的半导体装置的剖视图。
图8表示根据第六实施例的半导体装置的多个单位晶体管、有效动作区域、影响范围、第四层的发射极布线、凸点、第三开口、第四开口以及第五开口的平面位置关系的图。
图9是表示根据第七实施例的半导体装置的多个单位晶体管、有效动作区域、影响范围、第四层的发射极布线、凸点、第三开口、第四开口以及第五开口的平面位置关系的图。
图10是表示根据第八实施例的半导体装置的多个单位晶体管、有效动作区域、影响范围、第二层的发射极布线以及凸点的平面位置关系的图。
图11是表示根据第九实施例的半导体装置的有效动作区域、影响范围、第三开口以及凸点的平面位置关系的图。
附图文字说明
30…基板；31…子集电极层；32…集电极层；33…基极层；34…发射极层；34A…本征发射极层；34B…发射极台面层；35…凸缘层；40…凸点；41…凸点下金属层；42…金属柱；43…焊料层；45…再布线；50…第一绝缘膜；51C…第一集电极开口；51E…第一发射极开口；53…第二绝缘膜；54E…第二发射极开口；56…第三绝缘膜；57…第三开口；59…导热路径；60…单位晶体管；61…动作区域；62…有效动作区域；63…晶体管列；65…第一分界线；66…第二分界线；67…影响范围；130…基板；131…子集电极层；132…集电极层；133…基极层；134…外部基极层；135…发射极层；136…n型区域；140、141、142、143、144、145…绝缘膜；141A…第一开口；142A…第二开口；143A…第三开口；144A…第四开口145A…第五开口；150…凸点；B0…基极电极；C0…集电极电极；C1…第一层的集电极布线；C2…第二层的集电极布线；E0…发射极电极；E1…第一层的发射极布线；E2…第二层的发射极布线；E3…第三层的发射极布线；E4…第四层的发射极布线。
具体实施方式
[第一实施例]
参照图1、图2A以及图2B，对根据第一实施例的半导体装置进行说明。
图1是根据第一实施例的半导体装置的一部分的剖视图。在由半绝缘性的GaAs构成的基板30上形成有由高浓度的n型GaAs构成的子集电极层31。子集电极层31的厚度例如是0.5μm。
在子集电极层31的一部分的区域上配置有由集电极层32以及基极层33构成的多个层叠构造。集电极层32例如由n型GaAs形成，其厚度是1μm。基极层33例如由p型GaAs形成，其厚度是100nm。
在一个基极层33上表面的两处配置有发射极层34。发射极层34的分别包括本征发射极层34A、和配置在本征发射极层34A上的发射极台面层34B。本征发射极层34A例如由n型InGaP形成，其厚度是30nm以上40nm以下。发射极台面层34B例如包括由高浓度的n型GaAs构成的厚度100nm的层、和配置在其上的由高浓度的n型InGaAs构成的厚度100nm的层。
在基极层33的上表面未配置发射极层34的区域被凸缘层35覆盖。凸缘层35与本征发射极层34A同时被成膜，具有与本征发射极层34A相同的组成。由于未在凸缘层35上配置发射极台面层34B，所以凸缘层35耗尽化，不作为晶体管的发射极发挥作用。因此，在本说明书中，将本征发射极层34A和发射极台面层34B称为发射极层34，凸缘层35不包括在发射极层34中。
由集电极层32、基极层33以及发射极层34构成单位晶体管60。根据第一实施例的半导体装置包括相互并联连接的多个单位晶体管60。多个单位晶体管60的每一个都是异质结双极晶体管。多个单位晶体管60排列配置在基板30的上表面内的第一方向上。定义将第一方向设为x轴向，将与基板30的上表面内的第一方向正交的第二方向设为y轴向，将基板30的上表面的法线方向设为z轴向的xyz正交坐标系。一个单位晶体管60内的两个发射极层34在x轴向上隔开间隔配置。
集电极电极C0配置在子集电极层31上，并与子集电极层31欧姆接触。集电极电极C0配置于在x轴向上相邻的两个单位晶体管60之间。并且，在x轴向上排列的多个单位晶体管60中位于两端的单位晶体管60的外侧也配置有集电极电极C0。集电极电极C0经由子集电极层31与集电极层32连接。
基极电极B0通过设置于凸缘层35的开口与基极层33欧姆接触。基极电极B0配置在一个单位晶体管60内的两个发射极层34之间。发射极电极E0配置在发射极台面层34B上，并与发射极层34欧姆接触。
集电极电极C0例如通过在子集电极层31上依次层叠AuGe膜、Ni膜、Au膜而形成。基极电极B0例如通过在基极层33上依次层叠Ti膜、Pt膜、Au膜而形成。发射极电极E0例如由厚度50nm的Ti膜形成。
在子集电极层31的未出现在图1的区域中设置有用于进行元件间的隔离的隔离区域。隔离区域例如通过使用离子注入技术使子集电极层31的一部分绝缘化而形成。
配置有第一绝缘膜50，以覆盖子集电极层31、单位晶体管60、集电极电极C0、基极电极B0、发射极电极E0。第一绝缘膜50例如具有SiN层与树脂层的层叠构造。此外，也可以仅由SiN层形成第一绝缘膜50。
在第一绝缘膜50上配置有第一层的集电极布线C1以及发射极布线E1。发射极布线E1通过设置于第一绝缘膜50的第一发射极开口51E与发射极电极E0连接。在每个单位晶体管60中设置有发射极布线E1，并使一个单位晶体管60内的两个发射极电极E0相互连接。集电极布线C1通过设置于第一绝缘膜50的第一集电极开口51C与集电极电极C0连接。第一层的集电极布线C1以及发射极布线E1例如具有由厚度10nm以上50nm以下的Ti膜和厚度1μm以上2μm以下的Au膜构成的层叠构造。
在第一绝缘膜50上配置有第二绝缘膜53，以覆盖第一层的集电极布线C1以及发射极布线E1。第二绝缘膜53例如具有由SiN膜和树脂膜构成的层叠构造。此外，也可以仅由SiN膜形成第二绝缘膜53。
在第二绝缘膜53上配置有第二层的发射极布线E2。第二层的发射极布线E2通过设置于第二绝缘膜53的第二发射极开口54E与第一层的发射极布线E1连接。与在x轴向排列的多个单位晶体管60对应的多个第一层的发射极布线E1通过第二层的发射极布线E2而相互连接。第二层的发射极布线E2例如具有由厚度10nm以上50nm以下的Ti膜和厚度2μm以上4μm以下的Au膜构成的层叠构造。
在第二绝缘膜53上配置有第三绝缘膜56，以覆盖第二层的发射极布线E2。第三绝缘膜56例如具有由SiN膜和树脂膜构成的层叠构造。此外，也可以仅由SiN膜形成第三绝缘膜56。第三绝缘膜56作为保护单位晶体管60等的保护膜发挥作用。
在第三绝缘膜56设置有第三开口57。第三开口57在俯视时配置于第二层的发射极布线E2的内侧。
在第三绝缘膜56上配置有凸点40。凸点40通过第三开口57与第二层的发射极布线E2连接。凸点40具有依次层叠凸点下金属层41、金属柱42以及焊料层43而成的层叠构造。凸点下金属层41例如使用厚度50nm以上100nm以下的Ti膜。凸点下金属层41具有使与作为基底的第三绝缘膜56的紧贴性提高的功能。金属柱42例如使用厚度30μm以上50μm以下的Cu膜。焊料层43由Sn或者SnAg合金形成，其厚度例如是10μm以上30μm以下。此外，也可以在金属柱42与焊料层43之间配置由Ni等构成的防止相互扩散用的阻挡金属层。凸点40作为用于使由单位晶体管60产生的热释放到外部的金属部件发挥作用。
在单位晶体管60的各个单位晶体管中，动作电流从集电极层32通过基极层33流向发射极层34。将集电极层32、基极层33以及发射极层34中实际流过动作电流的区域称为动作区域61。动作区域61在俯视时与发射极层34几乎一致。由于在一个单位晶体管60设置有两个发射极层34，所以在一个单位晶体管60内划分出两个动作区域61。由于在动作区域61中流过动作电流而产生焦耳热。
从单位晶体管60的发射极层34的每一个到凸点40的上表面形成由发射极电极E0、第一层的发射极布线E1、第二层的发射极布线E2以及凸点40构成的由金属形成的导热路径59。多个导热路径59的热电阻取决于导热路径59的长度以及路径剖面积。在动作区域61的正上方配置有第三开口57的情况下，导热路径59的热电阻相对地低，在从动作区域61向横方向偏移的位置配置有第三开口57的情况下，导热路径59的热电阻相对地变高。这样，导热路径59的热电阻取决于俯视时的动作区域61和第三开口57时的位置关系。换言之，若俯视时的动作区域61和第三开口57的位置关系不同，则导热路径59的热电阻也不同。
图2A是表示一个单位晶体管60内的两个动作区域61的平面位置关系的图。两个动作区域61分别具有在y轴向上较长的平面形状，两个动作区域61在x轴向上隔开间隔而配置。在俯视时包括两个动作区域61，将具有与x轴向平行的一对边的最小的长方形的内部定义为有效动作区域62。在图2A中，对有效动作区域62附加阴影。
一般地，一个单位晶体管60内的两个动作区域61之间隔比长边方向(y轴向)的尺寸小得多。因此，有效动作区域62在单位晶体管60的动作时主要产生发热，与变成高温的区域基本一致。确认出实际上通过模拟求出动作时的温度分布，两个动作区域61几乎不能够区别，一个有效动作区域62内的基本整个区域变成高温。
在一个单位晶体管60内配置三个以上的发射极层34(图1)的情况下，也配置三个以上动作区域61。在这种情况下，也只要将在俯视时包括三个以上的动作区域61，并具有与x轴向平行的一对边的最小的长方形的内部定义为有效动作区域62即可。
图2B是表示多个单位晶体管60、多个有效动作区域62、第二层的发射极布线E2、凸点40以及第三开口57的平面位置关系的图。由在x轴向上排列的多个单位晶体管60构成一个晶体管列63。基于第一实施例的半导体装置包括多个晶体管列63。多个晶体管列63在y轴向上排列配置。基于第一实施例的半导体装置包括两个晶体管列63，一个晶体管列63包括四个单位晶体管60，另一个晶体管列63包括三个单位晶体管60。
在俯视时，多个单位晶体管60的有效动作区域62配置在第二层的发射极布线E2以及凸点40的内侧。在图2B中，对有效动作区域62附加阴影。在第一实施例中，多个有效动作区域62的形状以及尺寸相同。一个晶体管列63内的多个有效动作区域62在y轴向上配置在相同的位置。针对每个有效动作区域62，如以下那样定义影响范围67。
首先，定义配置在多个晶体管列63之间、以及比在y轴向上位于最外侧的晶体管列63更靠外侧的多个第一分界线65。第一分界线65分别与x轴向平行。多个晶体管列63之间的第一分界线65被定义为从第一分界线65到一侧的晶体管列63的多个有效动作区域62的每一个有效动作区域的距离Ly和从第一分界线65到另一侧的晶体管列63的多个有效动作区域62的每一个有效动作区域的距离Ly相等的位置。最外侧的第一分界线65被定义为从第一分界线65到最外侧的晶体管列的多个有效动作区域62的每一个有效动作区域的距离Ly和从一个内侧的第一分界线65到最外侧的晶体管列63的多个有效动作区域62的每一个有效动作区域的距离Ly相等的位置。
并且，针对每个晶体管列63，定义配置在x轴向上相邻的两个单位晶体管60之间、以及比在x轴向上位于最外侧的单位晶体管60更靠外侧的多个第二分界线66。第二分界线66分别与y轴向平行。位于两个单位晶体管60之间的第二分界线66被定义为从第二分界线66到两侧的有效动作区域62的距离Lx相等的位置。在晶体管列63的各个晶体管列中最外侧的第二分界线被定义为从晶体管列63内的最外侧的有效动作区域62到两侧的两条第二分界线66的距离Lx相等的位置。
将由第一分界线65和第二分界线66划分出的多个分区和凸点40(金属部件)重复的区域分别定义为该分区内的有效动作区域62的影响范围67。
在第二层的发射极布线E2的内侧配置有多个第三开口57。将第一分界线65作为边界在y轴向上相邻的两个影响范围67的对中至少一个对内，一个影响范围67与第三开口57重叠的区域的面积、和另一个影响范围67与第三开口57重叠的区域的面积不同。例如，在图2B所示的第一实施例中，从第二行的左起第一个以及第二个影响范围67在y轴向上与从第一行的左起第二个影响范围67相邻。从第一行的左起第二个影响范围67和从第二行的左起第一个的影响范围67构成一个对。并且，从第一行的左起第二个影响范围67和从第二行的左起第二个影响范围67构成一个对。这样，一般地，一个影响范围67属于多个“影响范围67的对”。
并且，在晶体管列63的各个晶体管列中，属于晶体管列63的多个影响范围67的每一个影响范围和第三开口57重叠的区域的面积按照每个多个影响范围67而不同。
接下来，对第一实施例的优异的效果进行说明。
有效动作区域62中产生的热主要通过该有效动作区域62的影响范围67内的第三开口57传导到凸点40的上表面，并散热到外部。由于影响范围67和第三开口57重叠的区域的面积按照每个影响范围67不同，所以在每个有效动作区域62中，导热路径59(图1)的热电阻不同。通过相对地降低多个有效动作区域62中相对容易变成高温的有效动作区域62所对应的导热路径59的热电阻，可以减少有效动作区域62的温度的偏差。例如，也可以相对地增大相对容易变成高温的有效动作区域62的影响范围67和第三开口57重叠的区域的面积。
另外，在第一实施例中，将第一行的晶体管列63的单位晶体管60设为四个，将第二行的晶体管列63的单位晶体管60设为三个。通过相对地减少构成相对容易变成高温的区域的晶体管列63的单位晶体管60的个数，从而可以实现有效动作区域62的温度的均匀化。
例如，在图2B的第二行的晶体管列63的附近存在单位晶体管60以外的发热源的情况下，第二行的晶体管列63所包括的有效动作区域62比第一行的晶体管列63所包含的有效动作区域62容易变成高温。通过相对地减少相对容易变成高温的晶体管列63所包括的单位晶体管60的个数，可以补偿晶体管列63之间的温度的偏差，并减少有效动作区域62的温度的偏差。
另外，在单位晶体管60的阻抗在每个晶体管列63中不同的情况下，高频动作下的发热量在每个晶体管列63中不同。即使在这样的情况下，通过使晶体管列63所包括的单位晶体管60的个数按照每个晶体管列63不同，可以减少晶体管列63间的有效动作区域62的温度的偏差。
接下来，对第一实施例的变形例进行说明。
在第一实施例中，配置有两个晶体管列63，但也可以配置三个以上的晶体管列63。另外，在第一实施例中，将第一行以及第二行的晶体管列63所包括的单位晶体管60的个数分别设为四个以及三个，但也可以设为其它的个数。还可以使多个晶体管列63的每一个晶体管列所包括的单位晶体管60的个数相同。
在第一实施例中，采用有效动作区域62的影响范围67和第三开口57重叠的区域的面积按照每个有效动作区域62不同的结构，但也可以采用有效动作区域62的影响范围67本身的面积按照每个有效动作区域62不同的结构。例如，也可以相对地增大相对容易变成高温的有效动作区域62的影响范围67的面积。并且，也可以采用有效动作区域62的影响范围67和第三开口57重叠的区域的面积在每个有效动作区域62中不同、且影响范围67本身的面积也按照每个有效动作区域62不同的结构。
在第一实施例中，多个第三开口57(图2B)的每一个被配置在一个影响范围67的内侧，但也可以采用一个第三开口57横跨多个影响范围67而配置的结构。
[第二实施例]
接下来，参照图3，对根据第二实施例的半导体装置进行说明。以下，对于与根据第一实施例的半导体装置(图1、图2A、图2B)共用的结构，省略说明。
图3是表示根据第二实施例的半导体装置的多个单位晶体管60、有效动作区域62、影响范围67、第二层的发射极布线E2、凸点40以及第三开口57的平面位置关系的图。在图3中，对有效动作区域62附加阴影。在第二实施例中，三个的晶体管列63在y轴向上排列。y轴向上最外侧(第一行和第三行)的晶体管列63分别包括5个单位晶体管60，中央(第二行)的晶体管列63包括四个单位晶体管60。
与y轴向上最外侧(第一行和第三行)的晶体管列63对应的两端以外的影响范围67和第三开口57重叠的区域的面积以及与中央(第二行)的晶体管列63对应的影响范围67和第三开口57重叠的区域的面积全部相等。例如，在这些影响范围67各自的内侧各配置有两个相同的大小的第三开口57。
与y轴向上位于最外侧(第一行和第三行)的晶体管列63对应的多个影响范围67中两端的影响范围67和第三开口57重叠的区域的面积小于其它影响范围67和第三开口57重叠的区域的面积。例如，在y轴向上最外侧(第一行和第三行)的晶体管列63所对应的多个影响范围67中两端的影响范围67的内侧各配置一个与配置于其它影响范围67的内侧的第三开口57相同的大小的第三开口57。
接下来，对第二实施例的优异的效果进行说明。
一般，在俯视时位于凸点40的中央附近的有效动作区域62比位于周边部的有效动作区域62容易变成高温。在第二实施例中，由于使中央的晶体管列63所包括的单位晶体管60的个数比两端的晶体管列63所包括的单位晶体管60的个数少，所以能够减少多个有效动作区域62的温度的、关于y轴向的偏差。
并且，若着眼于y轴向上最外侧的晶体管列63，则x轴向上两端的影响范围67的各个影响范围和第三开口57重叠的区域的面积小于其它影响范围67的各个影响范围和第三开口57重叠的区域的面积。因此，即使在x轴向上也能够减少多个有效动作区域62的温度的偏差。
接下来，第二实施例的变形例进行说明。
在第二实施例中，使多个第三开口57的形状以及大小相同，但也可以使多个第三开口57的形状以及大小不同。另外，也可以配置4列以上的晶体管列63。在这种情况下，可以使y轴向上相对地在内侧的晶体管列63所包括的单位晶体管60的个数少于相对地位于外侧的晶体管列63所包括的单位晶体管60的个数。
[第三实施例]
接下来，参照图4，对根据第三实施例的半导体装置进行说明。以下，对于与根据第一实施例的半导体装置(图1、图2A、图2B)共用的结构，省略说明。
图4是表示根据第三实施例的半导体装置的多个单位晶体管60、有效动作区域62、影响范围67、第二层的发射极布线E2、凸点40以及第三开口57的平面位置关系的图。在第三实施例中，4列的晶体管列63在y轴向上排列。晶体管列63所包括的单位晶体管60的个数在全部晶体管列63中相同。例如，晶体管列63的各个晶体管列包括五个单位晶体管60。多个单位晶体管60不仅在x轴向上还在y轴向上排列配置，并被配置成将x轴向设为行方向、将y轴向设为列方向的4行5列的矩阵状。
配置有三个第三开口57，以与中央的第一分界线65重叠。三个第三开口57配置在与配置成4行5列的矩阵状的有效动作区域62的内侧的3列(第二列、第三列以及第四列)对应的位置。若将配置在与中央的第一分界线65重叠的位置的三个第三开口57除外来进行考虑，则在y轴向上相邻的影响范围67的对中，影响范围67和第三开口57重叠的区域的面积相等。
在第三实施例中，由于在与中央的第一分界线65重叠的位置配置有第三开口57，所以从第二行以及第三行的晶体管列63的第二列到第四列的影响范围67与第一分界线65上的第三开口57重叠。若着眼于从第一行的晶体管列63的第二列到第四列的影响范围67的各个影响范围、和在y轴向上与其相邻的影响范围67的对，则第二行的晶体管列63的影响范围67和第三开口57重叠的区域的面积大于第一行的晶体管列63的影响范围67和第三开口57重叠的区域的面积。对于第三行和第四行的晶体管列63，同样的关系也成立。即，相对地位于内侧的晶体管列63的影响范围67和第三开口57重叠的区域的面积大于相对地位于外侧的晶体管列63的影响范围67和第三开口57重叠的区域的面积。
另外，若着眼于一个晶体管列63，则与第二实施例的第一行以及第三行的晶体管列63(图3)同样地，两端的影响范围67和第三开口57重叠的区域的面积小于其它影响范围67和第三开口57重叠的区域的面积。
接下来，对第三实施例的优异的效果进行说明。
在第三实施例中，使y轴向上位于中央附近的影响范围67和第三开口57重叠的区域的面积大于相对地位于外侧的影响范围67和第三开口57重叠的区域的面积。其结果从中央附近的有效动作区域62的散热特性相对地变得良好。由此，减少多个有效动作区域62的温度的、关于y轴向的偏差。
并且，与第二实施例同样地，即使在x轴向上，也能够减少多个有效动作区域62的温度的偏差。
接下来，对第三实施例的变形例进行说明。
在第三实施例中，与内包在影响范围67中的第三开口57不同，在中央的第一分界线65上配置有其它第三开口57。第一分界线65上的第三开口57不与有效动作区域62重叠。也可以使中央的第一分界线65上的第三开口57在y轴向上延伸来配置，以与有效动作区域62重叠。
另外，也可以使中央的第一分界线65上的三个第三开口57在x轴向上延伸并相互连续，作为一个第三开口57。
[第四实施例]
接下来，参照图5，对根据第四实施例的半导体装置进行说明。以下，对于根据第三实施例的半导体装置(图4)共用的结构，省略说明。
图5是表示根据第四实施例的半导体装置的多个单位晶体管60、有效动作区域62、影响范围67、第二层的发射极布线E2、凸点40以及第三开口57的平面位置关系的图。在第三实施例中，在俯视时在与第二层的发射极布线E2基本重叠的位置配置有凸点40(图4)。在第四实施例中，在不与第二层的发射极布线E2重叠的位置配置有凸点40。第二层的发射极布线E2和凸点40通过再布线45而连接。再布线45由Cu等金属形成。此处，“再布线”意味着用于再配置外部连接用的凸点等端子的位置的布线。
在四实施例中，再布线45通过第三开口57与位晶体管60连接。与此相对，在第一实施例中，凸点40(金属部件)通过第三开口57与单位晶体管60连接。因此，第四实施例的再布线45(金属部件)相当于第一实施例的凸点40(金属部件)。因此，在第四实施例中，将由第一分界线65和第二分界线66划分影响范围47而得的多个分区和再布线45(金属部件)重复的区域分别定义为该分区内的有效动作区域62的影响范围67。
凸点40配置在相对于第二层的发射极布线E2向x轴向偏移的位置。再布线45通过第三开口57与第二层的发射极布线E2连接。有效动作区域62中产生的热通过第三开口57内传导到再布线45后，然后沿x轴向在再布线45中传导并到达凸点40。
在第三实施例中，当着眼于一个晶体管列63(图4)时，使两端的影响范围67和第三开口57重叠的区域的面积小于其它影响范围67和第三开口57重叠的区域的面积。与此相对，在第四实施例中，当着眼于一个晶体管列63时，仅在凸点40侧的端部的影响范围67中，相对地减小影响范围67和第三开口57重叠的区域的面积。
并且，在第四实施例中，也与第三实施例同样地，在中央的第一分界线65上配置有三个第三开口57。
接下来，对第四实施例的优异的效果进行说明。
在第四实施例中，由于在中央的第一分界线65上配置有第三开口57，所以与第三实施例同样地能够减少y轴向上有效动作区域62的温度的偏差。另外，在第四实施例中，有效动作区域62中产生的热在再布线45中传导并到达凸点40，且从凸点40散热到外部。因此，配置在靠近凸点40的位置的有效动作区域62相对不容易变成高温，配置在远离凸点40的位置的有效动作区域62相对容易变成高温。
在第四实施例中，相对地减小相对不容易变成高温的有效动作区域62的影响范围67和第三开口57重叠的区域的面积。由此，即使在x轴向上，也能够减少有效动作区域62的温度的偏差。
另外，在第四实施例中，凸点40的位置并不限于单位晶体管60的正上方，能够再配置凸点40的位置。因此，获得凸点40的位置的自由度增加这个优异的效果。其结果向安装基板等的安装的自由度也增加。并且，也获得通过凸点40产生的应力缓和单位晶体管60受到的影响这个优异的效果。
[第五实施例]
接下来，参照图6，对根据第五实施例的半导体装置进行说明。以下，对于与根据第一实施例的半导体装置(图1、图2A、图2B)共用的结构，省略说明。
图6是表示根据第五实施例的半导体装置的多个单位晶体管60、有效动作区域62、影响范围67、第二层的发射极布线E2、凸点40以及第三开口57的平面位置关系的图。在第五实施例中，有效动作区域62以及第三开口57的位置关系在两个晶体管列63之间相同。若着眼于晶体管列63的各个晶体管列，则有效动作区域62和第三开口57的位置关系与根据第二实施例的半导体装置的y轴向上位于最外侧的晶体管列63所包括的有效动作区域62和第三开口57的位置关系相同。
接下来，对第五实施例的优异的效果进行说明。
在y轴向上，有效动作区域62的容易变成高温的程度没有差的情况下，可以如第五实施例那样设为有效动作区域62以及第三开口57的位置关系在两个晶体管列63之间相同的结构。根据该结构，能够维持在y轴向上保持的有效动作区域62的温度的均匀性。
并且，与第二实施例(图3)的情况同样地，能够减少x轴向上有效动作区域62的温度的偏差。
[第六实施例]
接下来，参照图7以及图8，对根据第六实施例的半导体装置进行说明。以下，对于与根据第一实施例的半导体装置(图1、图2A、图2B)共用的结构，省略说明。
图7是根据第六实施例的半导体装置的剖视图。在第一实施例中，基极层33(图1)使用GaAs，本征发射极层34A(图1)使用InGaP。与此相对，在第六实施例中，基极层使用SiGe，发射极层使用Si。
在由p型Si构成的基板130的表层配置有由高浓度的n型Si构成的子集电极层131，并在子集电极层131上配置有由n型Si构成的集电极层132。在集电极层132上配置有由外延生长的p型SiGe构成的基极层133。
通过从基极层133的上表面到达到比子集电极层131的上表面稍微深的位置的浅沟槽隔离构造来划分多个活性区域，在活性区域分别配置有单位晶体管60。通过到达到子集电极层131的底面的浅沟槽隔离构造，多个单位晶体管60与周围的电路分离。图7示出两个单位晶体管60的剖面。
在活性区域的一部分的表层部形成有高浓度的p型的外部基极层134。外部基极层134在俯视时包围由p型SiGe构成的基极层133。在一个活性区域内配置两个基极层133。
在基极层133上分别配置有由氧化硅等构成的绝缘膜140，并在绝缘膜140上配置有由n型的多晶硅等构成的发射极层135。发射极层135通过设置在绝缘膜140的开口与基极层133接触。动作电流在厚度方向上流过发射极层135和基极层133的异质结界面。在俯视时该接合界面的外周线划分动作区域61。单位晶体管60的各个单位晶体管包括两个动作区域61。与图2A所示的第一实施例的情况同样地，在俯视时划分包括两个动作区域61的有效动作区域62。
在外部基极层134的表面配置有基极电极B0。基极电极B0例如由Ti硅化物、Ni硅化物等金属硅化物形成。配置基极电极B0，以用于降低基极抵抗。即使不配置基极电极B0，在基极抵抗足够低的情况下，也可以不配置基极电极B0。
配置有由氧化硅等构成的第一层的绝缘膜141，以覆盖发射极层135、外部基极层134以及基极电极B0。在绝缘膜141上配置有由Al等构成的第一层的发射极布线E1以及集电极布线C1。第一层的发射极布线E1通过设置在绝缘膜141的第一开口141A与发射极层135电连接。第一层的集电极布线C1通过设置在绝缘膜141的其它第一开口141A，还经由设置在基板的表层部的高浓度的n型区域136以及子集电极层131与集电极层132电连接。在降低集电极抵抗的目的下，也可以在第一层的集电极布线C1与n型区域136的界面，配置由金属硅化物构成的集电极电极。此外，用作为发射极布线E1以及集电极布线C1的材料的Al埋入设置在绝缘膜141的第一开口141A内，也可以用W等其它金属埋入。
基极电极B0在图7的剖面中没有表现出的位置与第一层的基极布线连接。
在绝缘膜141上配置有由氧化硅或者氮化硅构成的第二层的绝缘膜142，以覆盖第一层的发射极布线E1以及集电极布线C1。在绝缘膜142设置有布线槽以及第二开口142A。针对每个第一层的发射极布线E1以及每个第一层的集电极布线C1设置一个或者多个第二开口142A。
用W等金属埋入第二开口142A，用由Cu等构成的第二层的发射极布线E2以及集电极布线C2埋入布线槽。第二层的发射极布线E2经由第二开口142A内的金属与第一层的发射极布线E1电连接，并使多个单位晶体管60各自的两个发射极层135相互连接。第二层的集电极布线C2经由设置在绝缘膜142的其它第二开口142A内的金属与第一层的集电极布线C1电连接。
在第一实施例中，第一发射极开口51E以及第二发射极开口54E(图1)均配置在发射极层34的正上方，在第六实施例中，第一开口141A以及第二开口142A均配置在发射极层135的正上方。即，这些开口的位置取决于发射极层34、135的位置，这些开口的配置的自由度较小。这样，从配置的自由度的观点来看，第六实施例的第一开口141A以及第二开口142A分别与第一实施例的第一发射极开口51E以及第二发射极开口54E对应。
与此相对，第一实施例的第三开口57(图1)、第六实施例的第三开口143A以及第四开口144A不会受到发射极层的位置较大的制约，在俯视时配置于第二层的发射极布线E2(图1、图7)的内侧即可。因此，第六实施例的第三开口143A以及第四开口144A与第一实施例的第三开口57(图1)对应。
在第二层的绝缘膜142、发射极布线E2以及集电极布线C2上配置有由氧化硅或者氮化硅构成的第三层的绝缘膜143。在第三层的绝缘膜143设置有布线槽以及第三开口143A。在每个有效动作区域62中设置一个或者多个第三开口143A。
用W等金属埋入第三开口143A。用由Cu等构成的第三层的发射极布线E3埋入布线槽。第三层的发射极布线E3经由第三开口143A内的金属与第二层的发射极布线E2连接。
在第三层的绝缘膜143以及发射极布线E3上配置有由氧化硅或者氮化硅构成的第四层的绝缘膜144。在绝缘膜144设置有布线槽以及第四开口144A。第四开口144A配置于其下的第三开口143A的正上方，两者在俯视时几乎重叠。
用W等金属埋入第四开口144A。用由Cu等构成的第四层的发射极布线E4埋入布线槽。第四层的发射极布线E4经由第四开口144A内的金属与第三层的发射极布线E3连接。
在第四层的绝缘膜144以及第四层的发射极布线E4上配置有由氧化硅或者氮化硅构成的第五层的绝缘膜145。在绝缘膜145上配置有凸点150。凸点150通过设置在第五层的绝缘膜145的第五开口145A与第四层的发射极布线E4连接。
有效动作区域62中产生的热通过发射极布线E1、第二开口142A内的金属、发射极布线E2、第三开口143A内的金属、发射极布线E3、第四开口144A内的金属、发射极布线E4以及第五开口145A内的凸点150传导到凸点150的上表面，并散热到外部。
在每个单位晶体管60中配置第三层的发射极布线E3。与此相对，第四层的发射极布线E4横跨多个单位晶体管60而配置。即，第四层的发射极布线E4使多个单位晶体管60相互连接。在使多个单位晶体管60相互连接这个观点下，第四层的发射极布线E4与第一实施例的凸点40(金属部件)(图1)对应。
从第二层的绝缘膜142到第五层的绝缘膜145的各绝缘膜的上表面被平坦化。此外，也可以根据需要而对第一层的绝缘膜141的上表面进行平坦化。
图8是表示根据第六实施例的半导体装置的多个单位晶体管60、有效动作区域62、影响范围67、第四层的发射极布线E4、凸点150、第三开口143A、第四开口144A以及第五开口145A的平面位置关系的图。四个晶体管列63在y轴向上排列。晶体管列63分别包括四个单位晶体管60，即四个有效动作区域62。因此，多个有效动作区域62均等地配置为将x轴向设为行方向、将y轴向设为列方向的4行4列的矩阵状。与第一实施例的情况同样地，在每个有效动作区域62中划分影响范围67。
配置一个第四层的发射极布线E4以使第一行以及第二行的有效动作区域62包括在内侧，配置另一个第四层的发射极布线E4以使第三行以及第四行的有效动作区域62包括在内侧。在两个发射极布线E4的内侧分别配置有第五开口145A。配置有两个凸点150，以使两个第五开口145A分别包括在内侧。
第一行以及第二行的晶体管列63以及与其相关的各部分的平面形状、和第三行以及第四行的晶体管列63以及与其相关的各部分的平面形状关于与zx面平行的平面具有镜面对象的关系。
在第六实施例中，将由第一分界线65和第二分界线66划分影响范围47而得的多个分区、和与第一实施例的凸点40对应的第四层的发射极布线E4(金属部件)重复的区域分别定义为该分区内的有效动作区域62的影响范围67。在图8中，第一行的有效动作区域62的影响范围67的上侧的边缘被第四层的发射极布线E4划分，下侧的边缘被第一分界线65划分。另外，第二行的有效动作区域62的影响范围67的上侧的边缘被第一分界线65划分，下侧的边缘被第四层的发射极布线E4划分。
有效动作区域62各自的平面形状是在y轴向上较长的长方形。第三开口143A以及第四开口144A配置在有效动作区域62的内侧。在y轴向上最外侧(第一行以及第四行)的晶体管列63中，针对一个有效动作区域62配置四个第三开口143A以及四个第四开口144A。在y轴向上内侧(第二行以及第三行)的晶体管列63中，针对一个有效动作区域62配置五个第三开口143A以及五个第四开口144A。多个第三开口143A以及第四开口144A的平面形状以及面积相等。因此，与相对地位于内侧的晶体管列63对应的影响范围67和第三开口143A以及第四开口144A重叠的区域的面积大于与相对地位于外侧的晶体管列63对应的影响范围67和第三开口143A以及第四开口144A重叠的区域的面积。
接下来，对第六实施例的优异的效果进行说明。
在第六实施例中，第一开口141A以及第二开口142A(图7)以从半导体装置的电特性的观点来看优选的大小配置于优选的位置。由于在第五层的绝缘膜145与单位晶体管60之间配置有4层的发射极布线E1、E2、E3、E4，所以第五开口145A的大小以及位置给予多个有效动作区域62的散热特性的分布的影响较小。另外，通过使作为有助于均热化的金属部件的第四层的发射极布线E4比其它层的布线厚，能够减小第五开口145A对热特性的影响。主要能够通过调整第三开口143A以及第四开口144A的大小以及位置，来调整每个有效动作区域62的散热特性。
y轴向上相对地在内侧(第三行以及第四行)所配置的晶体管列63的有效动作区域62比在外侧(第一行以及第四行)所配置的晶体管列63的有效动作区域62容易变成高温。在第六实施例中，由于相对地增大相对容易变成高温的有效动作区域62的影响范围67和第三开口143A以及第四开口144A重叠的区域的面积，所以能够减少有效动作区域62的、关于y轴向的温度的偏差。
接下来，对第六实施例的变形例进行说明。
在第六实施例中，将第三开口143A和第四开口144A配置为在俯视时基本重叠，但无需使两者重叠配置。通过仅对第三开口143A以及第四开口144A的一方调整每个效动作区域62的个数，也能够实现有效动作区域62的温度的偏差的减少。
另外，在不会给予半导体装置的电特性负面影响的范围中，可以通过调整第一开口141A以及第二开口142A的个数以及大小，来实现有效动作区域62的温度的偏差的减少。
在第六实施例中，当着眼于一个晶体管列63时，使在x轴向上排列的多个影响范围67和第三开口143A以及第四开口144A重叠的区域的面积相等。可以如第二实施例的最外侧的晶体管列63(图3)那样，在一个晶体管列63中，使多个影响范围67的每一个影响范围和第三开口143A以及第四开口144A重叠的区域的面积不同。由此，能够在x轴向上减少多个有效动作区域62的温度的偏差。
另外，在第六实施例中，使第三开口143A以及第四开口144A的形状以及大小一致，对于每个有效动作区域62，使第三开口143A以及第四开口144A的个数不同。此外，对于每个有效动作区域62，也可以使第三开口143A以及第四开口144A的形状以及大小不同。
在第六实施例中，将第四层的发射极布线E4分离成与第一行以及第二行的晶体管列63对应的图案、和与第三行以及第四行的晶体管列63对应的图案。也可以代替该结构，而将而由覆盖从第一行到第四行的晶体管列63的一个图案形成第四层的发射极布线E4。
在第六实施例中，从第三层的发射极布线E3扩展第四层的发射极布线E4，但也可以将两者设为相同的平面形状，通过第三层的发射极布线E3和第四层的发射极布线E4实现均热化。通过设为该结构，从而促进面内侧向的均热化。
另外，为了避免由第五开口145A引起温度的不均匀化，也可以扩展第五开口145A以使在内侧包括第一行以及第二行的有效动作区域62。另外，也可以配置为减小第五开口145A，而不与第一行以及第二行的有效动作区域62重叠。
[第七实施例]
接下来，参照图9，对根据第七实施例的半导体装置进行说明。以下，对于与根据第六实施例的半导体装置(图7、图8)共用的结构，省略说明。
图9是表示根据第七实施例的半导体装置的多个单位晶体管60、有效动作区域62、影响范围67、第四层的发射极布线E4、凸点150、第三开口143A、第四开口144A以及第五开口145A的平面位置关系的图。在第六实施例中，多个影响范围67的大小全部相同。与此相对，在第七实施例中，y轴向上相对地在内侧(第二行以及第三行)的晶体管列63所对应的影响范围67大于相对地在外侧(第一行以及第四行)的晶体管列63所对应的影响范围67。
这使从第二行的晶体管列63的有效动作区域62的内侧的端部(第三行的晶体管列63侧的端部)到发射极布线E4的边缘的距离L2长于从第一行的晶体管列63的有效动作区域62的外侧的端部到发射极布线E4的边缘的距离L1。由此，能够更大幅度地改善从相对地在内侧的晶体管列63的有效动作区域62的散热特性。对于第三行以及第四行的晶体管列63和发射极布线E4的位置关系，也是同样的。
接下来，对第七实施例的优异的效果进行说明。
在第七实施例中，相对地增大y轴向上相对地在内侧(第二行以及第三行)的晶体管列63所对应的影响范围67。其结果相对更大幅度地改善来自相对地在内侧的晶体管列63所包括的有效动作区域62的散热特性。能够通过相对大的影响范围67的发射极布线E4(金属部件)，来接受从有效动作区域62以较低的热电阻导热的热。在根据第六实施例的半导体装置的结构中有效动作区域62的温度的偏差的减少量不充分的情况下，可以采用根据第七实施例的半导体装置的结构。
[第八实施例]
接下来，参照图10，对根据第八实施例的半导体装置进行说明。以下，对于与根据第一实施例的半导体装置(图1、图2A、图2B)共用的结构，省略说明。
图10是表示根据第八实施例的半导体装置的多个单位晶体管60、有效动作区域62、影响范围67、第二层的发射极布线E2以及凸点40的平面位置关系的图。在第一实施例中，一个晶体管列63所包括的多个有效动作区域62(图2B)在y轴向上配置在相同的位置。因此，从第一分界线65到多个有效动作区域62的每一个有效动作区域的距离Ly与多个有效动作区域62相同。与此相对，在第八实施例中，一个晶体管列63所包括的多个有效动作区域62的y轴向的位置不一致。
该情况下，两个晶体管列63之间的第一分界线65可以定义为从第一分界线65到一侧的晶体管列63的多个有效动作区域62的平均距离Lya和从第一分界线65到另一侧的晶体管列63的多个有效动作区域62的平均距离Lya相等的位置。最外侧的第一分界线65可以定义为从第一分界线65到最外侧的晶体管列63的多个有效动作区域62的平均距离Lya和从一个内侧(在图10中为中央)的第一分界线65到最外侧的晶体管列63的多个有效动作区域62的平均距离Lya相等的位置。第二分界线66只要与根据第一实施例的半导体装置的情况同样地定义即可。
在第八实施例中，也与第一实施例(图2A)的情况同样地，能够通过调整影响范围67和第三开口57(图1)的位置关系来减少有效动作区域62的偏差。
[第九实施例]
接下来，参照图11，对根据第九实施例的半导体装置进行说明。以下，对于与根据第一实施例的半导体装置(图1、图2A、图2B)共用的结构，省略说明。
图11是表示根据第九实施例的半导体装置的有效动作区域62、影响范围67、第三开口57以及凸点40的平面位置关系的图。在第一实施例中，由第一分界线65和第二分界线66划分出的多个分区在俯视时绝大多数配置在凸点40的内侧。其结果由第一分界线65和第二分界线66划分出的多个分区与影响范围67一致。与此相对，在第九实施例中，由第一分界线65和第二分界线66划分出的多个分区一部分的区域在俯视时扩展到凸点40的外侧。这些分区中扩展到凸点40的外侧的区域(没有与凸点40重叠的区域)不包括在影响范围67中。在俯视时比凸点40更靠外侧的区域难以有效地作为用于将有效动作区域62中产生的热经由凸点40散热到外部的导热路径发挥作用，这样定义影响范围67。在图11中，对影响范围67附加阴影。
通过这样定义影响范围67，来使影响范围67的面积、与影响范围67重叠的第三开口57的面积按照每个有效动作区域62不同，从而能够调整来自有效动作区域62的散热路径的热电阻，并控制散热量。其结果能够实现半导体装置的特性的提高。
上述的各实施例是例示的，当然可以进行不同的实施例所示的结构的局部的置换或者组合。对于由多个实施例的同样的结构产生的同样的作用效果，在每个实施例中没有依次提及。并且，本发明并不限于上述的实施例。例如能够进行各种变更、改进、组合等，这对于本领域技术人员来说是显而易见的。

Claims (9)

1.一种半导体装置，具有：
基板；以及
多个晶体管列，设置于所述基板，
多个所述晶体管列的每个晶体管列包括在所述基板的上表面内的第一方向上排列的多个单位晶体管，多个所述晶体管列在与所述第一方向正交的第二方向上并排配置，
所述半导体装置还具有：
绝缘膜，覆盖多个所述单位晶体管，并设置有至少一个开口；以及
金属部件，被配置在所述绝缘膜上，通过所述开口与多个所述单位晶体管电连接，
形成有从多个所述单位晶体管的每个单位晶体管到所述金属部件的上表面的由金属形成的导热路径，所述导热路径的热电阻在多个所述单位晶体管之间不同，
将在俯视时包括供多个所述单位晶体管的每个单位晶体管的动作电流流动的动作区域、且具有与所述第一方向平行的边的最小的长方形的内部，定义为多个所述单位晶体管的每个单位晶体管的有效动作区域，
将由多个第一分界线以及多个第二分界线划分出的多个分区和所述金属部件在俯视时重叠的范围分别定义为该分区内的有效动作区域的影响范围，其中，所述多个第一分界线配置在多个所述晶体管列之间的各位置、以及比位于最外侧的晶体管列更靠外侧，所述多个第一分界线与所述第一方向平行，所述多个第二分界线配置在多个所述晶体管列的每个晶体管列中在所述第一方向上各个相邻的两个单位晶体管之间的位置、以及在所述第一方向上比位于最外侧的单位晶体管更靠外侧，所述多个第二分界线与所述第二方向平行，
在各个所述影响范围中，一对一地包含各个所述有效动作区域，
所述多个第一分界线中的多个所述晶体管列之间的各位置的所述第一分界线被定义为从所述第一分界线到一侧的晶体管列的多个有效动作区域的平均距离和从所述第一分界线到另一侧的晶体管列的多个有效动作区域的平均距离相等的位置，
所述多个第一分界线中的最外侧的所述第一分界线被定义为从所述第一分界线到最外侧的晶体管列的多个所述有效动作区域的平均距离和从一个内侧的所述第一分界线到最外侧的晶体管列的多个所述有效动作区域的平均距离相等的位置，
所述多个第二分界线中的位于各个相邻的两个单位晶体管之间的位置的所述第二分界线被定义为从所述第二分界线到两侧的有效动作区域的距离相等的位置，
所述多个第二分界线中的在多个所述晶体管列的每个晶体管列中位于最外侧的所述第二分界线被定义为从最外侧的有效动作区域到两侧的两条所述第二分界线的距离相等的位置，
根据在所述第二方向上相邻的两个影响范围的对内的至少一个所述对中一个影响范围和所述开口重叠的区域的面积、与另一个影响范围和所述开口重叠的区域的面积不同的构造，或者，至少一个所述对中一个影响范围与另一个影响范围的面积不同的构造，所述导热路径的热电阻在多个所述单位晶体管之间不同。
2.根据权利要求1所述的半导体装置，其中，
多个所述晶体管列在所述第二方向上排列3列以上，在所述第二方向上相对地位于内侧的影响范围和所述开口重叠的区域的面积大于相对地位于外侧的影响范围和所述开口重叠的区域的面积，或者，在所述第二方向上相对地位于内侧的影响范围的面积大于相对地位于外侧的影响范围的面积。
3.根据权利要求1所述的半导体装置，其中，
多个所述晶体管列在所述第二方向上排列3列以上，位于最外侧的晶体管列所包括的所述单位晶体管的个数多于其它晶体管列所包括的所述单位晶体管的个数。
4.根据权利要求2所述的半导体装置，其中，
多个所述晶体管列在所述第二方向上排列3列以上，位于最外侧的晶体管列所包括的所述单位晶体管的个数多于其它晶体管列所包括的所述单位晶体管的个数。
5.根据权利要求1至4中的任一项所述的半导体装置，其中，
与多个所述晶体管列的至少一个对应的多个所述影响范围和所述开口重叠的区域各自的面积在多个所述影响范围之间不同，或者多个所述影响范围的面积不同。
6.根据权利要求1至4中的任一项所述的半导体装置，其中，
所述金属部件是凸点。
7.根据权利要求5所述的半导体装置，其中，
所述金属部件是凸点。
8.根据权利要求1至4中的任一项所述的半导体装置，其中，
所述金属部件是布线、或者再配置外部连接用的端子的位置的再布线。
9.根据权利要求5所述的半导体装置，其中，
所述金属部件是布线、或者再配置外部连接用的端子的位置的再布线。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020120080A (ja) * 2019-01-28 2020-08-06 株式会社村田製作所 半導体素子
TWI683370B (zh) * 2019-03-12 2020-01-21 環球晶圓股份有限公司 半導體元件及其製造方法
US11621209B2 (en) 2021-08-17 2023-04-04 Qualcomm Incorporated Semiconductor device thermal bump

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11249169A (ja) * 1998-03-04 1999-09-17 Mitsubishi Electric Corp 液晶表示装置及びその製造方法
EP0952611A2 (en) * 1992-10-21 1999-10-27 Seiko Instruments Inc. Semiconductor device
EP1077494A2 (en) * 1999-08-19 2001-02-21 Sharp Kabushiki Kaisha Heterojunction bipolar transistor and method for fabricating the same
JP2003051502A (ja) * 2001-05-29 2003-02-21 Sharp Corp 半導体装置およびその製造方法
CN1601754A (zh) * 2003-09-25 2005-03-30 松下电器产业株式会社 半导体器件及其制造方法
WO2011046844A1 (en) * 2009-10-12 2011-04-21 Zvi Or-Bach System comprising a semiconductor device and structure
CN102334293A (zh) * 2009-09-11 2012-01-25 松下电器产业株式会社 模拟/数字变换器、图像传感器系统、照相机装置
CN105655312A (zh) * 2009-07-31 2016-06-08 格罗方德半导体公司 包含形成于低k金属化系统上的应力缓冲材料的半导体装置
CN205539813U (zh) * 2015-03-13 2016-08-31 株式会社日本显示器 显示装置
CN107785342A (zh) * 2016-08-25 2018-03-09 株式会社村田制作所 半导体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4489366B2 (ja) * 2003-03-17 2010-06-23 株式会社日立製作所 半導体装置
US8018006B2 (en) 2005-02-04 2011-09-13 Hitachi Ulsi Systems Co., Ltd. Semiconductor device having an enlarged space area surrounding an isolation trench for reducing thermal resistance and improving heat dissipation
US8004013B2 (en) * 2007-06-15 2011-08-23 Sandisk 3D Llc Polycrystalline thin film bipolar transistors
US20140021603A1 (en) * 2012-07-23 2014-01-23 Rf Micro Devices, Inc. Using an interconnect bump to traverse through a passivation layer of a semiconductor die
US9224635B2 (en) * 2013-02-26 2015-12-29 Micron Technology, Inc. Connections for memory electrode lines
JP6071009B2 (ja) 2014-11-27 2017-02-01 株式会社村田製作所 化合物半導体装置
CN108878387A (zh) * 2017-05-09 2018-11-23 上海珏芯光电科技有限公司 射频集成电路器件及其制造方法

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0952611A2 (en) * 1992-10-21 1999-10-27 Seiko Instruments Inc. Semiconductor device
JPH11249169A (ja) * 1998-03-04 1999-09-17 Mitsubishi Electric Corp 液晶表示装置及びその製造方法
EP1077494A2 (en) * 1999-08-19 2001-02-21 Sharp Kabushiki Kaisha Heterojunction bipolar transistor and method for fabricating the same
US6633075B1 (en) * 1999-08-19 2003-10-14 Sharp Kabushiki Kaisha Heterojunction bipolar transistor and method for fabricating the same
JP2003051502A (ja) * 2001-05-29 2003-02-21 Sharp Corp 半導体装置およびその製造方法
CN1601754A (zh) * 2003-09-25 2005-03-30 松下电器产业株式会社 半导体器件及其制造方法
CN105655312A (zh) * 2009-07-31 2016-06-08 格罗方德半导体公司 包含形成于低k金属化系统上的应力缓冲材料的半导体装置
CN102334293A (zh) * 2009-09-11 2012-01-25 松下电器产业株式会社 模拟/数字变换器、图像传感器系统、照相机装置
WO2011046844A1 (en) * 2009-10-12 2011-04-21 Zvi Or-Bach System comprising a semiconductor device and structure
CN205539813U (zh) * 2015-03-13 2016-08-31 株式会社日本显示器 显示装置
CN107785342A (zh) * 2016-08-25 2018-03-09 株式会社村田制作所 半导体装置

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US12009273B2 (en) 2024-06-11

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