CN1992272A - 半导体结构 - Google Patents

Abstract

本发明提供一种半导体结构。通过噪声隔离结构将位于衬底上的第一元件区域及第二元件区域隔离。上述噪声隔离结构包括一下沉区域，包围上述第一元件区域；以及一埋置层，其位于上述第一元件区域的下方且连接上述下沉区域；一深防护环，包围上述下沉区域；以及一深沟槽隔离区域，包围上述下沉区域。噪声隔离结构还包括一宽防护环，其位于上述第一元件区域以及上述第二元件区域之间。上述下沉区域以及上述埋置层具有高不纯物浓度。可隔离分别位于上述第一元件区域以及上述第二元件区域中的集成电路的噪声。通过本发明可大大提升位于集成电路中的数字电路及模拟电路之间的噪声隔离能力。

Description

半导体结构

技术领域

本发明涉及一种集成电路的隔离结构，特别是涉及一种在高频操作时，集成电路之间的隔离结构。

背景技术

如今先进的二极管/双载子互补型金属氧化物半导体晶体管的设计以及制造方法已可将数字电路以及模拟电路整合在同一集成电路芯片上。此技术已被广泛的运用于数字电路与模拟射频电路组合的移动通讯系统。数字电路与模拟电路基本在芯片的同一表面上形成不同的元件。这些元件可位于不同层，其以不同金属层间的介电层隔开。通常最上层为介电材料制成且作为整个结构的保护层。

数字电路以及模拟电路的集成度会导致数字电路和模拟电路之间的噪声耦合效应。特别是模拟电路会受到数字电路产生的噪声影响。值得注意的是噪声会影响信号传输以及数据转换的模拟电路的性能表现，例如不同的放大器对不同输入信号产生的噪声极其敏感。

请参考图1，其显示衬底中数字电路以及模拟电路之间的噪声传递路径，其中区域4为数字电路区域而区域6为模拟电路区域。箭头符号8、10和12表示衬底2中的噪声传递路径之一。

除了数字电路与模拟电路之间有噪声干扰外，数字电路元件彼此之间也存在噪声干扰的问题。

重要的是，经过衬底的噪声耦合主要依赖硅衬底的组合。为了中断硅衬底中的噪声传递路径，已产生了不同方法。在衬底中形成绝缘层为最常见的方法之一。如图1所示，一绝缘层14中断了区域4和区域6的噪声传递路径。绝缘层14基本上以介电材料形成。绝缘层14其中之一的例子为电路之间的沟槽隔离。为形成深沟槽隔离，位于电路之间的沟槽，其侧面接近直角且接着以介电质材料填充。

然而，实际上深沟槽隔离并不能满足电路间完全隔离的需求，但对于高速模拟电路而言，深沟槽隔离仍能满足电路间隔离的需求。

另一种常见的方法为在衬底中形成防护环以作为电路间的隔离。如图2所示，在P型轻掺杂的衬底2中形成一P型重掺杂防护环20。P型重掺杂防护环20以节点22接地，对衬底噪声产生一条低电阻的路径。噪声电流最有可能经由这条低电阻的路径传至P型重掺杂防护环20，而不会经过其它高电阻的路径传至其另一电路上。

请参考图3，其显示另外一种常见的方法，噪声信号源24连接到元件区域32，其中元件区域32为N型轻掺杂阱区域28以及深N型阱区域30所包围。节点26用来检测噪声信号，其实际上连接到元件区域34。N型轻掺杂阱区域28以及深N型阱区域30互相连接，当接地时会对衬底形成一低阻抗的路径。噪声信号源24产生噪声电流，接着传至接地点，节点26检测到的噪声信号可明显地降低。有了例如上述的噪声隔离结构，假使一电路在元件区域32中形成，而另一电路在元件区域34中形成，噪声耦合便可明显地降低。研究指出操作频率为1GHz时，描述噪声耦合大小的噪声耦合系数(S₂₁)为-60db。

上述常见的方法对噪声隔离十分有效。然而，在集成电路中，主要以数字电路与模拟电路的阻隔构成的晶粒尺寸，会随着技术的进步而日渐缩小，在和/或大于1GHz的操作频率等需求下，噪声的影响变得更加严重，且需要一种更好的噪声隔离技术，以解决噪声影响的问题。

发明内容

有鉴于此，本发明的主要目的是提供一种高频的噪声隔离结构及其制造方法，以改善上述常见的技术问题。

为达成发明的上述目的，本发明提供一种半导体结构，包括：一半导体衬底，其具有第一导电类型；一埋置层，其具有第二导电类型，上述埋置层位于上述半导体衬底中，且位于以半导体材料形成的一第一元件区域下方，其中上述埋置层为高浓度掺杂；一下沉区域，其具有第二导电类型，包围上述第一元件区域以及连接上述埋置层，其中上述下沉区域为高浓度掺杂；一深沟槽隔离区域，包围上述下沉区域；一深防护环，其具有第一导电类型，包围上述下沉区域；以及一第二元件区域，其至少通过上述下沉区域、上述深沟槽隔离区域以及上述深防护环与上述第一元件区域隔开。

所述的半导体结构，其中所述下沉区域与所述深防护环为交流接地。

所述的半导体隔离结构，其中还包括一宽防护环，其具有第一导电类型，所述宽防护环位在所述第一元件区域以及所述第二元件区域之间。

所述的半导体结构，其中所述宽防护环的宽度大于20μm。

所述的半导体结构，其中所述深沟槽隔离区域延伸至所述埋置层底部的下方。

所述的半导体结构，其中所述深防护环延伸至所述埋置层底部的下方。

所述的半导体结构，其中所述下沉区域的不纯物浓度大于10¹⁹离子/立方厘米。

所述的半导体结构，其中还包括一P型阱区域，位于所述第二元件区域下方。

所述的半导体结构，其中所述深沟槽隔离区域以及所述深防护环本质上位于P型阱区域外。

为达成发明的上述目的，本发明又提供一种半导体结构，包括：一P型半导体衬底；一N型重掺杂埋置层，上述N型重掺杂埋置层位于上述半导体衬底中，且位于以半导体材料形成的一第一元件区域下方，其中上述N型重掺杂埋置层的不纯物浓度大于10¹⁹离子/立方厘米；一N型重掺杂下沉区域，包围上述第一元件区域以及连接上述N型重掺杂埋置层，其中上述N型重掺杂下沉区域的不纯物浓度大于10¹⁹离子/立方厘米；一深沟槽隔离区域，包围上述第一元件区域，其中上述深沟槽隔离区域延伸至上述N型重掺杂埋置层底部的下方；一P型深防护环，包围上述N型重掺杂下沉区域，其中上述深防护环延伸至上述N型重掺杂埋置层底部的下方；以及一第二元件区域，其与上述第一元件区域之间至少被上述N型重掺杂下沉区域、上述深沟槽隔离区域以及上述深防护环隔开；以及一P型重掺杂防护环，位于上述第二元件区域以及一包围上述深沟槽隔离区域以及上述深防护环的区域之间，其中上述深防护环以及上述P型重掺杂防护环为交流接地。

为达成发明的上述目的，本发明又提供一种半导体结构，包括：一第一元件区域以及一第二元件区域，位于一半导体衬底上，其中上述第一元件区域通过一隔离结构与上述第二元件区域隔开，以及其中上述隔离结构为交流接地且包括：一下沉/埋置区域，包围上述第一元件区域的侧边及底部，其中上述下沉/埋置区域具有一大于10¹⁹离子/立方厘米的不纯物浓度；一深防护环，包围上述下沉/埋置区域；以及一深沟槽隔离区域，包围上述下沉/埋置区域。其中上述隔离结构还包括一防护环，其介于上述第一元件区域以及上述第二元件区域，其中上述防护环为交流接地且其宽度大于20μm。

通过本发明可大大提升位于集成电路中的数字电路及模拟电路之间的噪声隔离能力。

附图说明

图1为衬底中，数字电路以及模拟电路之间的噪声传递路径；

图2为一种常见的噪声隔离方法，在衬底中形成保护环以隔绝数字电路以及模拟电路之间的噪声；

图3为一种常见的噪声隔离结构，其包括一N型埋置阱埋置区域，与深阱区域连接；

图4至图10为本发明较佳实施例的制程中间阶段剖面图；

图11为本发明较佳实施例的制程中间阶段的俯视图；

图12为本发明较佳实施例的制程中间阶段剖面图；

图13为噪声耦合系数测量值与操作频率的函数关系图；

图14为本发明另一实施例；

图15为噪声测量装置，其中噪声源节点与噪声检测节点之间没有任何噪声隔离结构。

其中，附图标记说明如下：

2衬底；

4数字电路区域；

6模拟电路区域；

8噪声传递路径；

10噪声传递路径；

12噪声传递路径；

14绝缘层；

20P型重掺杂防护环；

22节点；

24噪声信号源；

26节点；

28N型轻掺杂阱区域；

30深N型阱区域；

32元件区域；

34元件区域；

40衬底；

42N型重掺杂埋置层；

44掺杂半导体层；

46光阻；

48P型阱区域；

50深沟槽氧化物区域；

52光阻；

54开口；

56深P型阱防护环；

58光阻；

60N型重掺杂下沉区域；

62元件区域；

64P型重掺杂接触；

66P型重掺杂防护环；

68光阻；

70元件区域；

72噪声传递路径；

80噪声耦合系数测量值；

82噪声耦合系数测量值；

84噪声耦合系数测量值；

86噪声源节点；

88噪声检测节点。

具体实施方式

以下利用附图，以更详细地说明本发明较佳实施例的半导体隔离结构。图4至图12显示本发明的较佳实施例，其中相同的符号表示相同的元件。

请参考图4，其显示本发明实施例中，半导体隔离结构的形成。提供一衬底40，在衬底40上中形成一N型重掺杂埋置层42，衬底40较佳为包含例如硅或其它例如三-五族化合物(例如砷化镓(GaAs)、磷化铟(InP))的半导体材料。在本发明实例中，衬底40为P型衬底。在其它实施例中，衬底40可为包含N型不纯物的衬底。

N型重掺杂埋置层42位于接近衬底40上表面的上方区域中。N型重掺杂埋置层42只占据衬底40的一部分区域，其较佳的形成方式为将不纯物注入衬底40的上表面。举例来说，不纯物为锑及/或砷，不纯物浓度较佳为大于10¹⁹离子/立方厘米，较佳为10¹⁹离子/立方厘米～10²⁰离子/立方厘米。将N型重掺杂埋置层42的不纯物注入至衬底40的上方区域，接着，对衬底40进行炉管退火步骤。在其它实施例中，衬底40为N型时，重掺杂埋置层则为P型。N型重掺杂埋置层42可视为电性隔离区域，具有隔绝衬底40以及后续形成于N型重掺杂埋置层42上的元件的功能。

请参考图5，其显示在N型重掺杂埋置层42以及衬底40上形成掺杂半导体层44。掺杂半导体层44的材质较佳为包括硅的半导体材料，更佳为包括与衬底40相同的半导体材料。掺杂半导体层44较佳以外延方式形成，可视为一N型外延层44，掺杂半导体层44也可以其它沉积方式形成。当掺杂半导体层44以外延方式形成时，同时导入例如磷的N型不纯物，而N型不纯物较佳的浓度为10¹⁵离子/立方厘米～10¹⁶离子/立方厘米。

如图6所示，利用光刻方式形成及图案化光阻46。接着，进行P型不纯物注入步骤，形成一P型阱区域48。P型阱区域48较佳包括锑以及砷，其与掺杂半导体层44中的N型不纯物会相互中和而使掺杂半导体层44反转成P型。P型不纯物注入后，P型阱区域48具有一较佳的不纯物最终浓度，其为10¹⁷离子/立方厘米～10¹⁸离子/立方厘米。虽然可能会形成一较浅的P型阱区域48，但P型阱区域48的底部较佳为延伸到N型重掺杂埋置层42的下方。然后将光阻46移除。

请参考图7，其显示深沟槽氧化物区域50的形成。在本发明较佳实施例中，深沟槽氧化物区域50是经由形成沟槽而形成；于沟槽中填入介电层，例如具有二氧化硅垫层的未掺杂的多晶硅、二氧化硅以及高密度等离子体沉积氧化物(HDP oxide)；进行一化学选择性蚀刻平坦化表面。虽然深沟槽氧化物区域50较佳为氧化物形成，可视为一氧化物区域，但深沟槽氧化物区域50也可利用其它介电材料形成，可视为一深沟槽隔离区域50。深沟槽氧化物区域50较佳为延伸至衬底40中以隔绝噪声电流路径。深沟槽氧化物区域50的底部较佳为延伸至N型重掺杂埋置层42底部的下方。必须注意的是，虽然在剖面图中，深沟槽氧化物区域50显示为分离的区域，假使从俯视图观看，深沟槽氧化物区域50为一包围N型重掺杂埋置层42的封闭环。

如图8所示，其显示利用光刻方式图案化光阻形成光阻52以及开口54。接着，进行P型不纯物注入步骤，形成一深P型阱防护环56。深P型阱防护环56较佳包括碳以及/或其它P型不纯物，浓度较佳为大于10¹⁷离子/立方厘米，更佳为10¹⁷离子/立方厘米～10¹⁸离子/立方厘米。深P型阱防护环56较佳为延伸至衬底40中，更佳为延伸至N型重掺杂埋置层42的下方。可利用的不同能量以及不同不纯物的常见注入技术，形成较深的深P型阱防护环56。深P型阱防护环56与深沟槽氧化物区域50相似，为一包围N型重掺杂埋置层42的封闭环。在本发明较佳实施例中，深P型阱防护环56包围深沟槽氧化物区域50，两者皆在P型阱区域48外围形成。在其它实施例中，深沟槽氧化物区域50在深P型阱防护环56外围形成。在其它实施例中，深P型阱防护环56以及深沟槽氧化物区域50可形成在P型阱区域48中或接近P型阱区域48的边界。

请参考图9，移除光阻52后，利用光刻方式形成并图案化光阻58。接着，进行N型不纯物注入步骤，形成N型重掺杂下沉区域60。N型重掺杂下沉区域60为重掺杂，其浓度较佳为大于10¹⁹离子/立方厘米，更佳为10¹⁹离子/立方厘米～10²⁰离子/立方厘米。N型重掺杂下沉区域60较佳与N型重掺杂埋置层42连结，以定义出元件区域62。N型重掺杂下沉区域60与N型重掺杂埋置层42无间隙较佳。假使从俯视图观看，N型重掺杂下沉区域60形成一封闭环。经过注入步骤后，将光阻46移除。

前述实施例中，重掺杂表示不纯物浓度大于10¹⁹离子/立方厘米。然而，熟悉本领域的普通技术人员应当了解重掺杂与元件导电类型、技术世代、特征尺寸小型化及其它类似物有关。因此，重掺杂一词可按照此技术解释，但并非为前述实施例所限定。

请参考图10，其显示P型重掺杂接触64以及P型重掺杂防护环66的形成。与其它掺杂区域的形成方法相似，利用光刻方式形成及图案化光阻68。接着，进行P型不纯物注入步骤，形成P型重掺杂接触64以及P型重掺杂防护环66。为了降低电阻值，P型重掺杂接触64以及P型重掺杂防护环66的不纯物浓度大于10¹⁷离子/立方厘米。在本发明较佳实施例中，P型重掺杂防护环66与P型重掺杂接触64同时形成。在其它实施例中，P型重掺杂防护环66与P型重掺杂接触64为分开形成，且P型重掺杂防护环66具有较P型重掺杂接触64深的深度。P型重掺杂防护环66较佳具有约大于0.1μm的深度D及约大于20μm的宽度W。P型重掺杂防护环66可视为一宽防护环66。

N型重掺杂下沉区域60、深沟槽氧化物区域50、深P型阱防护环56、P型重掺杂防护环66以及P型重掺杂接触64可用常见的技术形成，其仅仅为设计的选择，而这些区域可依不同需求形成。

前述的本发明的半导体隔离结构的俯视图如图11所示。在本发明较佳实施例中，为使噪声隔离能力最大化，N型重掺杂下沉区域60、深沟槽氧化物区域50、深P型阱防护环56均为包围元件区域62的封闭环。另一方面，P型重掺杂防护环66的宽度非常大，且较佳为一介于元件区域62以及另一元件区域70之间的矩形区域，P型重掺杂防护环66可降低来自元件区域62的噪声。然而，在本发明其它实施例中，如果不考虑芯片面积，P型重掺杂防护环66也可为包围元件区域62的封闭环。

请参考图12，其显示本发明较佳实施例的半导体隔离结构，其中N型重掺杂下沉区域60、深P型阱防护环56以及P型重掺杂防护环66均为交流接地(AC grounded)。当节点视为“交流接地”时，表示在节点以及接地点之间，对于交流信号或噪声存在一低阻抗的路径。较佳地，当节点为交流接地的同时，存在一直流电流低阻抗的路径。

在本发明较佳实施例中，在元件区域62以及另一元件区域70之间具有多个多个噪声隔离层组成一较佳的噪声隔离结构。第一层包括N型重掺杂下沉区域60以及N型重掺杂埋置层42。这些区域部分包围着整个元件区域62且具有一上开口。流经元件区域62以及衬底40的噪声电流必须穿透这些区域。N型重掺杂下沉区域60以及N型重掺杂埋置层42具有高不纯物浓度，其寄生电容(C)高，而对应的阻抗(1/jωC)低。尤其当元件在高频率(f)操作时，ω(2πf)高，还降低了阻抗。此外，高不纯物浓度对直流电流造成较低的片电阻。因此，存在一低阻抗的路径，可将高频噪声电流传导至交流接地点。再者，在N型区域(N型重掺杂埋置层42以及N型重掺杂下沉区域60)以及P型区域(衬底40以及P型阱区域48)之间形成一p-n接面，可阻隔噪声电流从元件区域62流至衬底40以及P型阱区域48。

深沟槽氧化物区域50也可抑制噪声电流，深沟槽氧化物区域50在元件区域62与元件区域70之间的噪声传递路径72上形成一高电阻阻隔物。另一方面，深P型阱防护环56形成一低阻抗路径将噪声电流传导至交流接地点。

P型重掺杂防护环66也可视为一具有低阻抗的噪声电流槽。任何流经衬底40或P型阱区域48的噪声电流很有可能会转向经过P型重掺杂防护环66传导至交流接地点。P型重掺杂防护环66具有非常宽的宽度，噪声电流很有可能会传导至交流接地点而不在元件区域62与元件区域70之间传导。

如上所述的半导体隔离结构，元件区域62与元件区域70具有良好的隔离。较佳地，元件区域62为数字电路区域，元件区域70为模拟电路区域。相反地，元件区域70为数字电路区域，而元件区域62为模拟电路区域。或在噪声隔离要求下，两者可皆为数字或模拟电路区域。

本发明的较佳实施例提供一种有效的噪声隔离结构，特别是当集成电路的晶粒尺寸日渐缩小，数字电路以及模拟电路之间的隔离间距缩短，在和/或高于1GHz的操作频率等条件需求下，噪声的隔离变的非常困难，也因此现今需要一种更好的噪声隔离技术。请参考图13，其显示噪声耦合系数(S₂₁)测量值80、82以及84与操作频率的函数关系图，其中利用噪声源节点86以及噪声检测节点88作为噪声系数的测量，两者之间的距离D为50μm(请参考第12、14和15图)。本发明较佳实施例的噪声耦合系数测量值如线80所示。当操作频率为1GHz时，噪声耦合系数S₂₁约为-70db。图14显示本发明另一实施例，其噪声耦合系数测量值如线82所示，其中P型重掺杂防护环66移除。当操作频率为1GHz时，噪声耦合系数S₂₁约为-62db。图15显示没有噪声隔离的电路结构，其作为对照组，而其噪声耦合系数测量值如线84所示。当操作频率为1GHz时，噪声耦合系数S₂₁约为-33db。本发明较佳实施例的噪声隔离结构，在操作频率为1GHz时，可降低37db的噪声。因此，本发明较佳实施例的噪声隔离结构可大大提升位于集成电路中的数字电路及模拟电路之间的噪声隔离能力。

虽然本发明较佳实施例提供一种在P型衬底中的噪声隔离结构的形成方法，任何熟悉本领域的普通技术人员，当可了解并转用以形成N型衬底中的噪声隔离结构，其中个别的区域需反转成另一导电类型。

虽然本发明已以较佳实施例公开如上，然而其并非用以限定本发明，任何属于本领域的普通技术人员，在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明的保护范围当视后附的专利申请范围所界定的范围为准。

Claims (11)

1.一种半导体结构，包括：

一半导体衬底，其具有第一导电类型；

一埋置层，其具有第二导电类型，所述埋置层位于所述半导体衬底中，且位于以半导体材料形成的一第一元件区域下方，其中所述埋置层为高浓度掺杂；

一下沉区域，其具有第二导电类型，包围所述第一元件区域以及连接所述埋置层，其中所述下沉区域为高浓度掺杂；

一深沟槽隔离区域，包围所述下沉区域；

一深防护环，其具有第一导电类型，包围所述下沉区域；以及

一第二元件区域，其至少通过所述下沉区域、所述深沟槽隔离区域以及所述深防护环与所述第一元件区域隔开。

2.如权利要求1所述的半导体结构，其特征在于，所述下沉区域与所述深防护环为交流接地。

3.如权利要求1所述的半导体隔离结构，其中还包括一宽防护环，其具有第一导电类型，所述宽防护环位于所述第一元件区域以及所述第二元件区域之间。

4.如权利要求3所述的半导体结构，其特征在于，所述宽防护环的宽度大于20μm。

5.如权利要求1所述的半导体结构，其特征在于，所述深沟槽隔离区域延伸至所述埋置层底部的下方。

6.如权利要求1所述的半导体结构，其特征在于，所述深防护环延伸至所述埋置层底部的下方。

7.如权利要求1所述的半导体结构，其特征在于，所述下沉区域的不纯物浓度大于10¹⁹离子/立方厘米。

8.如权利要求1所述的半导体结构，其特征在于，还包括一P型阱区域，位于所述第二元件区域下方。

9.如权利要求8所述的半导体结构，其特征在于，所述深沟槽隔离区域以及所述深防护环本质上位于P型阱区域外。

10.一种半导体结构，包括：

一P型半导体衬底；

一N型重掺杂埋置层，所述N型重掺杂埋置层位于所述半导体衬底中，且位于以半导体材料形成的一第一元件区域下方，其中所述N型重掺杂埋置层的不纯物浓度大于10¹⁹离子/立方厘米；

一N型重掺杂下沉区域，包围所述第一元件区域以及连接所述N型重掺杂埋置层，其中所述N型重掺杂下沉区域的不纯物浓度大于10¹⁹离子/立方厘米；

一深沟槽隔离区域，包围所述第一元件区域，其中所述深沟槽隔离区域延伸至所述N型重掺杂埋置层底部的下方；

一P型深防护环，包围所述N型重掺杂下沉区域，其中所述深防护环延伸至所述N型重掺杂埋置层底部的下方；以及

一第二元件区域，其与所述第一元件区域之间至少被所述N型重掺杂下沉区域、所述深沟槽隔离区域以及所述深防护环隔开；以及

一P型重掺杂防护环，位于所述第二元件区域以及一包围所述深沟槽隔离区域以及所述深防护环的区域之间，其中所述深防护环以及所述P型重掺杂防护环为交流接地。

11.一种半导体结构，包括：

一第一元件区域以及一第二元件区域，位于一半导体衬底上，其中所述第一元件区域通过一隔离结构与所述第二元件区域隔开，以及其中所述隔离结构为交流接地且包括：

一下沉/埋置区域，包围所述第一元件区域的侧边及底部，其中所述下沉/埋置区域具有一大于10¹⁹离子/立方厘米的不纯物浓度；

一深防护环，包围所述下沉/埋置区域；以及

一深沟槽隔离区域，包围所述下沉/埋置区域。

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