CN111211119A - 具有深沟槽隔离岛的esd保护器件 - Google Patents

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Abstract

本申请涉及具有深沟槽隔离岛的ESD保护器件，并公开一种电子器件(100)，其包括具有第二导电类型的衬底(105)，该衬底包括具有掩埋层(BL)的半导体表面层(115)，该掩埋层(BL)具有第一导电类型。均具有第一导电类型的第一掺杂区域(例如集电极)(117)和第二掺杂区域(例如发射极)(119)在半导体表面层中，其中具有第二导电类型的第三掺杂区域(例如基极)(118)在第二掺杂区域内，其中第一掺杂区域在第三掺杂区域下方并横向于第三掺杂区域延伸。至少一排深沟槽(DT)隔离岛(1251‑12515)位于第一掺杂区域内，每个隔离岛都包括沿沟槽侧壁从半导体表面层延伸到BL的电介质衬垫，以及从半导体表面层延伸到BL的相关联的深掺杂区域(125a)。深掺杂区域可以合并，从而形成跨越DT岛的合并的深掺杂区域。

Description

具有深沟槽隔离岛的ESD保护器件
技术领域
本公开总体涉及电子器件，并且更具体地但不排他地涉及基于垂直双极晶体管的ESD保护器件。
背景技术
对于某些器件，诸如基于双极互补金属氧化物半导体(BiCMOS)的集成电路(IC)器件，基于垂直双极的静电放电(ESD)保护器件可以用于ESD保护，特别是对于某些低压MOS器件。例如，为了实现基于NPN的ESD保护器件，可以在NPN晶体管的n集电极周围放置单个深沟槽(DT)隔离环。
用于基于垂直双极的ESD保护器件的ESD保护中的优选电流路径通常穿过在器件表面处的集电极接触件与掩埋层(BL)之间的深高掺杂区域，其中BL横向地延伸，包括在基极下方，并且其中深掺杂区域的串联电阻设定ESD保护器件的钳位电压。例如，一种深高掺杂区域布置在沟槽填充之前使用成角度的离子注入以通过DT隔离环孔注入，以在连接到BL的DT隔离环边缘处形成高掺杂而又狭窄(电阻)的区域。
发明内容
提供本发明内容以简化形式介绍所公开概念的简要选择，这些概念在包括提供的附图的具体实施方式中进一步描述。本发明内容不旨在限制要求保护的主题的范围。
本公开包括电子器件，该电子器件包括具有第二导电类型的衬底，该衬底包括具有BL的半导体表面层，该BL具有第一导电类型。均具有第一导电类型的第一掺杂区域(例如，集电极)和第二掺杂区域(例如，发射极)在半导体表面层中，其中第三掺杂区域(例如，基极)具有第二导电类型，其中第二掺杂区域在第三掺杂区域内。第一掺杂区域包括位于第二掺杂区域和第三掺杂区域下方并与第二掺杂区域和第三掺杂区域横向间隔开的部分。至少一排DT隔离岛在第一掺杂区域内，每个DT隔离岛包括沿沟槽侧壁从半导体表面层延伸到BL的电介质衬垫，以及从半导体表面层延伸到BL的相关联的深掺杂区域。相应的深掺杂区域被合并，以形成跨越多个DT隔离岛的合并的深掺杂区域。尽管可以预期所公开的示例提供各种器件操作参数的改进，但是除非在特定权利要求中明确记载，否则不需要特定结果。
附图说明
现在将参考附图，这些附图不一定按比例绘制，其中：
图1A是根据公开的示例的所公开的ESD保护器件的俯视透视图，该ESD保护器件包括垂直NPN晶体管，在集电极接触件和基极之间具有单排的多个DT隔离岛，并且在NPN晶体管的集电极中具有合并的深n掺杂，其中示出了可选的外部DT隔离环。
图1B是根据公开的示例的所公开的ESD保护器件的俯视透视图，该ESD保护器件包括垂直NPN晶体管，在集电极接触件和基极之间具有DT隔离岛，其中合并的深n掺杂示出了均放置在NPN晶体管的集电极中的彼此交错的两排DT隔离岛，并再次示出了可选的外部DT隔离环。
图1C是根据公开的示例的所公开的ESD保护器件的俯视透视图，该ESD保护器件包括垂直NPN晶体管，在集电极接触件与基极和发射极之间具有多个DT隔离岛，其中DT隔离岛以单排示出，还具有合并的深n掺杂区域，其中再次示出了可选的外部DT隔离环，其中集电极接触件在深n掺杂区域内。
图1D是根据公开的示例的所公开的ESD保护器件的俯视透视图，该ESD保护器件包括垂直NPN晶体管，在集电极接触件和基极之间具有单排的多个DT隔离岛，并且在NPN晶体管的集电极中具有合并的深n掺杂，其中示出了可选的外部DT隔离环，其中DT隔离岛没有从外部DT环的一侧跨越器件的宽度到其相对侧延伸。
图2A是所公开的ESD保护器件的从图1C中示出的标记的切割线获得的横截面图，示出了单个DT隔离岛，仅在DT隔离岛的与NPN晶体管的基极和发射极相反的一侧上具有与深n区域的集电极接触件。
图2B是从图1C中示出的在两个DT隔离岛之间的标记的切割线获得的横截面图。
图2C是图1C的俯视图的细节。
图3A-图3G是根据所公开的示例的横截面图，示出了形成具有所公开的ESD保护器件的IC的示例方法的工艺过程，该ESD保护器件包括在集电极中具有DT隔离岛的NPN晶体管，该NPN晶体管具有合并的深n掺杂。
图4示出了根据公开的示例的ESD保护的IC的高级示意图，并入了多个所公开的ESD单元以保护IC的一个或多个端子，这些ESD单元包括NPN晶体管，该NPN晶体管具有DT隔离岛并且具有合并的深n掺杂。
图5A示出了包括具有单个外部DT隔离环的NPN晶体管的ESD保护器件和具有单排DT隔离岛并且在DT环内具有合并的深n掺杂的公开的ESD保护器件的技术计算机辅助设计(TCAD)模拟归一化I-V特性。
图5B示出了归一化测量的I-V数据，该数据针对100ns传输线脉冲(TLP)测试比较了包括具有单个外部DT隔离环的NPN晶体管的ESD保护器件和具有两排交错的DT隔离岛并且具有合并的深n掺杂的公开的ESD保护器件。
具体实施方式
参照附图描述了本公开，其中相同的附图标记用于表示相似或等同的元件。动作或事件的图示顺序不应被认为是限制性的，因为某些动作或事件可以以不同的顺序发生和/或与其他动作或事件同时发生。此外，可能不需要某些所示的动作或事件来实施根据本公开的方法。
同样，在没有进一步限定的情况下，本文中使用的术语“耦合到”或“与……耦合”(等等)旨在描述间接或直接的电连接。因此，如果第一器件“耦合”到第二器件，则该连接可以通过在路径中仅存在寄生物的直接电连接，或者通过经由包括其他器件和连接的介入项的间接电连接。对于间接耦合，介入项通常不修改信号的信息，但可以调整其电流电平、电压电平和/或功率电平。
本公开认识到对于某些电子器件，例如ESD保护双极晶体管，其利用通过DT隔离环的边缘处的高掺杂深区域(例如，NPN器件的深n区域或PNP器件的深p区域)的竖直电流路径，由于集电极串联电阻太高，掺杂深区域的电阻可能太大而不能提供令人满意的电压钳位来充分保护MOS器件。本公开提供了各种布置，这些布置增加了用于横向电流的总的深n区域或深p区域的横截面积，这减小了深掺杂区域的电阻，从而降低了其串联电阻。预期该电阻减小将使公开的双极ESD保护器件能够在宽范围的操作条件内提供令人满意的钳位电压(通常为较低的钳位电压)。
具有DT隔离岛并且具有合并的深掺杂区域的公开的ESD保护器件可以被实现为独立器件，或者可以是IC的一部分，诸如BiCMOS IC芯片，通常具有多个ESD保护器件以用于保护IC上的多个节点，诸如下面描述的图4所示。尽管本文中一般地描述了基于NPN的ESD保护器件，但是对于本领域的普通技术人员显而易见的是应用所描述的原理来形成基于PNP的ESD保护器件，例如通过用p掺杂区域代替n掺杂区域，反之亦然。
图1A是公开的ESD保护器件100的俯视透视图，该ESD保护器件100在具有第一掺杂类型(更一般地称为第一掺杂区域)的集电极(C)117中具有DT隔离岛1251至12515，其中集电极117具有相关联的集电极接触件117a。基极(B)118具有第二掺杂剂类型(更一般地称为第三掺杂区域)，并且发射极(E)119具有第一掺杂剂类型(更一般地称为第二掺杂区域)。集电极117从集电极接触件117a到基极118的底部从n型掩埋层(NBL)110(参见下面描述的图2A)上方横向延伸。DT隔离岛1251至12515可以统称为DT岛125。DT岛125也可以被称为电介质结构，其可以具有可选的导电芯(例如，掺杂类型与衬底相同的掺杂多晶硅芯)以使得能够提供对衬底105的电连接。
示出了DT隔离岛1251至12515在集电极接触件117a与在其中形成有发射极119的基极118之间，其中DT岛125布置成从所示的可选外部DT隔离环120的左侧向右侧延伸的单排。DT岛125位于合并的深n区域125a内。诸如浅n阱(SNW)240的n型区域(参见下文描述的图2A)可以位于合并的深n区域125a的表面处，并且可以在DT岛125与外部DT环120之间延伸，包括在集电极接触件117a的与基极118和发射极119相反的一侧上的表面处(图1A的顶部)。NBL110、深n区域125a和SNW 240可以共同操作为ESD保护器件100的集电极117。NBL110可以由一个或多个n型注入形成，可能包括形成多个外延(epi)层以提供期望的掺杂剂分布，如相关领域的技术人员所理解的。
集电极接触件117a与BL 110形成电接触。下文描述的图1A和图1B所示的布置将集电极接触件117a置于合并的深n区域125a的外部。通过n型掺杂使得这种布置成为可能，该n型掺杂诸如在合并的深n区域125a和集电极接触件117a之间延伸的SNW 240，其中所有这些区域具有相同的掺杂类型，这里描述为n型(与集电极117的类型相同)。可替代地，为了提供较低的集电极串联电阻，可以将集电极接触件117a放置在DT岛之间的合并的深n区域125a内，诸如下面描述的图1C、图2A、图2B和图2C所示。
在深n注入(对于NPN晶体管而言)和扩散工艺之后，形成了所示的合并的深n区域125a。多个DT隔离岛1251至12515具有足够小的DT隔离岛间距，以使得相邻的深n扩散区域形成如图所示的单个合并的深n区域125a，以提供n型材料(对于NPN晶体管而言)的合并的/连续的壁。尽管该排DT岛125被示出为延伸了ESD保护器件100的宽度，但是对于所公开的ESD保护器件没有这种限制(参见下面描述的图1D)。此外，尽管DT隔离岛在图1A中示出为椭圆形，但它们也可以是正方形或圆形，这可以最小化示出为p外延层115的半导体表面层的应力。
在一些示例中，在衬底105之上存在至少一个半导体表面层，示出为在衬底105之上的p外延层115。然而，在一些示例中，可以省略p外延层115，使得半导体表面层是衬底105的表面区域。衬底105和/或p外延层115可以包括硅、硅锗或其他半导体材料。衬底105可以包括p掺杂的硅，其掺杂水平在从约1×1016到约1×1019cm-3的范围内。
外部DT隔离环120和DT隔离岛1251至12515包括电介质侧壁(例如，氧化硅)，并且可以完全填充电介质，或者可以进行电介质衬垫并填充另一种材料，例如掺杂的多晶硅，该多晶硅可以在BL 110下方提供与衬底105或p外延层115的电接触。在p外延层115的情况下，掺杂的多晶硅通常也将是p型的。
图1B是根据公开的示例的公开的ESD保护器件150的俯视透视图，在集电极117a和基极118之间在集电极117中具有DT隔离岛，其中合并的深n区域125a具有示出为R1和R2的相对于彼此交错的两排DT隔离岛，同样具有示出的可选的外部DT隔离环120。交错的DT配置被认为增加了深掺杂区域的横截面积，并且还提供了一些镇流作用(例如，集电极接触件117a和发射极119之间的额外电阻)，这可以改善在快速恢复(snapback)条件下双极器件的电流传导。
图1C是所公开的ESD保护器件180的俯视透视图，其包括垂直NPN晶体管，该垂直NPN晶体管具有位于DT岛125内的多个DT隔离岛1251至12515。在所示的示例中，DT岛125位于集电极接触件117a和基极118之间。在这种布置中，在集电极接触件117a和发射极119之间流动的电流被引导成直接流过DT岛125之间的合并的深n区域125a流到BL。在某些示例中，该电流方向可以提供有益的性能。
图1D是所公开的ESD保护器件190的俯视透视图，该ESD保护器件190包括垂直NPN晶体管，该垂直NPN晶体管在集电极接触件117a和基极118之间具有呈单排的多个DT隔离岛1251至1259，在NPN晶体管的集电极117中具有合并的深n掺杂，再次示出了具有可选的外部DT隔离环120。DT隔离岛1251至1259示出为可选地不完全在外部DT环120的相对侧之间延伸，使得集电极117的一部分位于DT岛125和外部DT环120之间。在此类示例中，合并的深n区域125a仍可以增加集电极接触件117a与发射极119之间的电阻，但是不必像代替使用电介质隔离所需要的那样完全跨越相对的外部DT环120之间的距离。
图2A是图1C中所示的ESD保护器件180的从标记的切割线2A-2A获取的横截面图，其包括图1A-图1D中未明确示出的SNW 240。示出了ESD保护器件180，其DT隔离岛中的单个DT隔离岛示为1258，该隔离岛位于通过预金属电介质(PMD)层242到达集电极接触件117a的接触件232之间，诸如包含氧化硅的PMD。示出的其他接触件包括通过PMD层242到达发射极119的表面处的n阱119b中的n+接触件119a的发射极接触件235，以及通过PMD层242到达基极118的表面处的p阱118b的p+基极接触件118a的基极接触件234。
尽管SNW 240被示出为在合并的深n区域125a内，但是SNW 240可以可选地延伸超过合并的深n区域125a的周边，例如，朝向外部DT环120，诸如
图1A的示例，其中集电极接触件117a位于DT岛125和外部DT环120之间。SNW 240为从集电极接触件117a到合并的深n区域125a的电流提供导电的n掺杂路径。形成SNW 240可以使用在MOSFET或BiCMOS工艺中使用的掩模层次(level)，因此不需要额外的掩模层次。可以认为集电极117背离基部118的横向范围主要由合并的深n区域125a的横向范围以及SNW240(如果其延伸超过合并的深n区域125a)的横向范围来确定。
集电极接触件117a被示出为可选地位于合并的深n区域125a中的SNW 240之上，而在一些其他示例中，如果掺杂有正确的类型(对于NPN为n型，例如在DT岛125和集电极接触件117a之间的区域也为N型)，则集电极接触件117a的实例可以位于半导体表面的一部分之上，诸如具有SNW 240，因此其不位于合并的深n区域125a之上。如下面进一步讨论的，集电极接触件117a的实例不被包括在集电极117的位于DT岛125与基极118和发射极119之间的部分中。NBL 110被示出为位于p外延层115内，该p外延层115可以按常规形成。NBL 110为集电极接触件117a和发射极119之间的电流的横向流动提供了路径，并且尽管未在图2A中示出(并且在下面描述的图2B和3G中未示出)，但是NBL 110还包括向上延伸到达基极118的底部的部分。
还存在穿过PMD层242到达DT隔离岛1258的p掺杂多晶硅芯260的接触件233，其中DT隔离岛1258具有衬垫氧化物261。金属1(M1)被示出为与相应的接触件进行接触。可选地，可以根据需要在M1之上形成一个或多个附加的第一层间电介质(ILD)层和互连层，以支持与衬底105上的其他器件的互连。浅沟槽隔离(STI)138被示出为在p外延层115的表面上，其也可以是硅的局部氧化(LOCOS)场氧化物。
在图2A中示出了基准线250，其与DT岛125的最靠近发射极119的一侧上的表面重合。合并的深n区域125a的位于基准线250和发射极119之间的部分在本文中被称为合并的深n区域125a的“前部”，而位于器件180的与前部相反的一侧上的合并的深n区域125a的部分在本文中被称为合并的深n区域125a的“后部”。如图2A所示，在该示例中，所有集电极接触件117a位于合并的深n区域125a的后部。
图2B是在两个DT隔离岛之间的图1C中所示的相应切割线处截取的器件180的另一横截面图。在该位置处，合并的深n区域125a在合并的深n区域125a的竖直边界之间在衬底105的平面中连续。因此，在器件操作期间，通过合并的深n区域125a，从集电极接触件117a到发射极119的集电极之间的电流可以主要流过合并的深n区域125a的后部，并且较小程度地流过在基准线250和发射极119之间的合并的深n区域125a的前部。将理解的是，DT岛125的存在减小了可用于横向/水平传导到合并的深n区域125a的前部中的合并的深n区域125a的横截面面积，有效地增加了该传导路径的电阻。
因此，与在基准线250的两侧上接触合并的深n区域125a相比，仅在集电极117的后部上接触合并的深n区域125a导致稍微更大电阻的路径。增加的电阻至少可以通过两种方式帮助提高ESD保护器件的载流能力。一种方法是创建负反馈(通过增加电阻)，该负反馈可以抵消反馈(快速恢复)并通过避免成丝(filamentation)来改善ESD器件性能的稳定性，因此增加可靠性。附加电阻还可以通过将电流的较大部分引向竖直传导来改善器件的性能，从而在电流竖直推向NBL 110时增加导电路径的横截面。
图2C是对应于所公开的ESD保护器件180的图1C截面图的详细俯视图。示出了将集电极端子232连接到合并的深n区域125a的若干集电极接触件117a。集电极接触件117a被示出为直接在合并的深n区域125a之上。然而，如上所述，在一些其他布置中，一个或多个集电极接触件117a可以在连接到NBL的n型区域之上位于DT岛的与基极118和发射极119相反的一侧上，诸如使SNW 240在表面处延伸超过DT岛125与DT隔离环120之间的合并的深n区域125a。基准线250再次示出为与DT岛125的最靠近发射极119的一侧上的表面重合。在各种示例中并且如图2C所示，在基准线250和发射极119之间(合并的深n区域125a的前部)不包括与合并的深n区域125a的集电极接触件，在图2C中示出为“不包括集电极接触件”，其中对于合并的深n区域125a的后部示出“允许集电极接触件”。还示出了(通过PMD)与DT隔离岛1258的p掺杂的多晶硅芯260的可选接触件233，在一些示例中，该可选接触件可以用于在操作中将衬底105连接到已知电势，例如接地。
图3A-图3G是根据所公开的示例示出用于形成具有公开的ESD保护器件的IC的示例方法的某些处理步骤的处理过程的横截面图，该ESD保护器件在具有合并的深n区域(对于NPN)或深p区域(对于PNP)掺杂的集电极中具有DT隔离岛。在不暗含限制的情况下，根据图2A中所示的器件180的结构特征来描述该方法，但是以两排交错的DT岛125为例。首先参考图3A，在形成DT孔311、312之前，可以在衬底105上生长第一外延层。例如，第一外延层可以是约17μm厚并且具有约1×1015cm-3的p型掺杂浓度的p外延层。随后可以进行n型注入来形成NBL 110。然后可以形成第二外延层，诸如约7μm厚，具有约1×1015cm-3的p型掺杂浓度。然后可以生长另一p外延层，诸如约6.5μm厚，并且具有约1x1015cm-3的p型掺杂浓度。组合的外延层在图3A中统称为外延层115。
然后，在掺杂有第一掺杂类型的第一掺杂区域(例如，n集电极)中或者在稍后将掺杂成为第一掺杂区域的区域(例如，n集电极)中，可以形成DT岛125。可以使用诸如反应离子蚀刻(RIE)之类的掩膜DT蚀刻来形成用于DT岛125的孔311、312，该孔通常为至少5μm深，诸如为10μm至15μm深，至少达到NBL 110。图3A示出了已经执行DT蚀刻之后的工艺中的器件，示出了DT孔311、312以d所示的间隔距离间隔开。间距d应该足够小，以使得来自随后的深n注入的掺杂剂从相邻的DT岛125合并在一起以形成合并的深n区域。该间距d取决于DT岛的宽度以及掺杂剂从成角度的深n注入或其他深注入中向外扩散的程度。在一些示例中，在约0.8μm和约2.5μm之间的间距值通常是可接受的。如本文通篇所使用的，“约”是指±20％。在仍然存在DT掩模(未显示)的情况下，通过孔311、312进行深n或深p成角度注入，其可以具有约为13μm的厚度。
图3B示出了成角度深n注入315，其可以以与用于深沟槽掩模相同的掩模水平来执行。该注入将掺杂剂放置到DT孔311、312的半导体侧壁中。注入角取决于DT的宽度和深度。然而，通常可以将10到16度(相对于半导体表面的法线)的诸如角范围认为适合于成角度注入。深n注入剂量可以包括在约5×1013cm-2至约5×1014cm-2之间的范围内的磷注入剂量，其能量在约150keV与约250keV之间的范围内。然后可以进行第二掩模DT蚀刻以将孔311、312更深地延伸到衬底105。图3C显示了第二DT蚀刻后的工艺中结构，该结构还示出了将深n区域合并以形成合并的深层n区域125a，其可以在第一激活下在被注入时合并，或者可以通过工艺流程中的随后的激活/扩散退火步骤来合并。
图3D示出了在孔311、312的侧壁上形成氧化物衬垫261并形成多晶硅芯260之后的器件。可以通过孔311、312的侧壁的热氧化来形成氧化物衬垫261，并且氧化物衬垫261可以具有在约0.2μm和约0.3μm之间的范围内的厚度。在一些示例中，去除衬垫氧化物261的底部，诸如以使得多晶硅芯260能够通过孔311、312的底部与衬底105接触。当衬底是p型时，原位p+多晶硅沉积可以提供掺杂的多晶硅，而无需注入步骤以使沉积的多晶硅填充材料能够将DT岛125的芯电连接到衬底105。在其他一些示例中，诸如当可以将器件上其他地方的DT结构用于形成隔离电容器时，不去除衬垫氧化物261的底部。在任何一种情况下，然后进行多晶硅图案化，诸如使用化学机械抛光(CMP)去除多晶硅覆盖层(overburden)。
在一些示例中，常规BiCMOS器件可以形成在衬底105之上的其他位置。一些这样的处理是众所周知的，并且在此简要描述。可以注入P型和n型阱区域(例如，SNW)，然后形成STI结构并且可能形成附加阱区域。可以形成栅极氧化物层(用于低压和高压MOS器件)，并且可以在栅极氧化物层之上形成多晶硅栅极和栅极侧壁。可以使用间隔件在栅极附近形成轻掺杂漏极(LDD)区域，并且可以形成n+源极和p+漏极注入以向各种掺杂区域提供欧姆接触。
图3E示出了可以用于形成BiCMOS器件的p阱形成步骤之后的工艺中结构，例如通过硼离子注入来形成示出为基极(B)118的p基极，并且通常通过n型注入在合并的深n区域125a的表面处形成SNW 204。图3F示出了可以用于形成BiCMOS器件的n阱形成步骤之后的工艺中结构，即源极和漏极n型离子注入，该注入是在基极118内形成n发射极(E 119)掩膜注入。该诸如还在合并的深n区域125a的后部上在合并的深n区域125a的表面处形成SNW 240中所示的集电极的集电极接触件117a。如前所述，合并的深n区域125a的前部不包括集电极接触件117a。结果，在器件操作期间，在集电极接触件117a和发射极119之间流动的一部分电流被引导为竖直流过DT岛之间的合并的深n区域125a，向下流到BL 110，然后在NBL 110中横向流动到达基极118下方。SNW 240可以在BiCMOS器件工艺的n阱注入期间形成。
处理可以以互连层的常规或非常规形成继续进行。这样的处理可以包括例如形成PMD层以及PMD层中的接触件(例如，参见图2A，具有穿过PMD层242的接触件232、233、234和235)。例如通过形成钨塞来形成接触件，可以随后形成包括例如两个或更多个金属层的金属堆叠。相邻的金属层可以由ILD隔开，该ILD在金属层(例如，钨或铜)之间具有通孔。
图3G示出了形成PMD 242之后的工艺中器件。该图示包括在合并的深n区域125a中的与集电极接触件117a的接触件232、与多晶硅芯260的接触件233、与基极118的接触件234、和与发射极119的接触件235。示出为232a、233a、234a和235a的对应的MET1线连接到这些相应的接触件中的每一个。
图4示出了根据所公开的示例的ESD保护的IC 400的高级描述，其中并入了多个公开的ESD单元以保护IC的一个或多个端子，该ESD单元是具有DT岛并且具有合并的深n区域的的ESD保护器件100。在图4中的相应ESD保护器件100的顶部指示的“T”表示响应于由合适的触发电路提供的ESD事件的输入。
IC 400包括功能电路424，该功能电路424是实现并执行IC 400的期望功能的集成电路，例如数字IC(例如，数字信号处理器)或模拟IC(例如，放大器或功率转换器)。IC 400提供的功能电路的能力可以变化，例如，范围从简单的器件到复杂的器件。功能电路424中包含的特定功能并不意味着对所公开示例的任何限制。
IC 400还包括多个外部端子，功能电路424通过该外部端子执行其功能。在图4中示出了这些外部端子中的一些。应当理解，端子的数量及其功能也可以广泛地变化。在图4所示的IC 400的示例中，所示的两个端子用作公共输入和输出端子(I/O)，如本领域所公知的那样，功能电路424可以通过该端子接收输入信号并且可以产生输出。在图4中还示出了用于IC的专用输入端子IN，以及专用输出端子OUT。端子IN、OUT中的每一个也连接到功能电路424。在该示例中，电源端子VDD接收正电源电压，而接地端子VSS被提供以接收参考电压，诸如系统接地。尽管未示出，但是示出为连接至ESD保护器件100的地被耦合至VSS，诸如电阻耦合或短接在一起。
IC 400包括连接到其端子中的每一个的公开的ESD保护器件100的实例。每个ESD保护器件100均与功能电路424并联连接至其相应的端子。ESD保护器件100还与功能电路424并联连接至电源端子VDD和参考电压端子VSS。然而，在某些应用中，IC 400的受保护的一些引脚可以是自保护的，诸如二极管保护的电源引脚。还可以保护引脚免受不同水平的ESD冲击(人体模型(HBM)、带电器件模型(CDM)、IEC标准IEC(例如，IEC 61000-4-2)等)。IC 400中的功能电路424可以是具有双极晶体管和MOSFET的BiCMOS电路。
示例
通过以下具体示例进一步说明公开的实施例，这些具体示例不应解释为以任何方式限制本公开的范围或内容。
图5A示出了具有单个外部DT环的ESD保护器件的归一化TCAD模拟I-V特性(示出为基准)和与所描述的一些示例一致的具有在DT环内部的具有合并的深n掺杂的单排DT岛的公开的ESD保护器件的归一化TCAD模拟I-V特性(示出为‘DT岛’)。与缺少该排DT岛的ESD保护器件相比，可以看到所公开的ESD保护器件的钳位电压低约5V，从而在比基准器件低的电压下提供快速恢复保护。
图5B示出了来自100ns TLP测试的归一化测量I-V数据，其比较了具有外部DT环但在集电极中缺少一排DT岛的ESD保护器件与在集电极内具有两排交错的DT岛并且具有合并的深n掺杂的公开的ESD保护器件。从仅DT环特性(三角形和x符号)到DT岛特性(正方形和圆形)的水平偏移表示由于DT岛的存在，钳位电压降低了。可以看到，所公开的ESD保护器件的钳位电压降低了7V至10V。
以交错配置放置的多排中的DT岛可以改善可制造性，并且可以去除对外部DT环的需要。而且，与仅深n布置相比，DT掺杂剂的向外扩散明显更少。交错DT岛可以比直线平行排更好地改善可制造性，因为半导体表面的应力降低了。如果将DT岛放置得足够近，以至于深n区域合并在一起，则仍将保持隔离，从而提供隔离和低电阻集电极路径，并提供隔离，从而消除了对传统外部DT环的需求。消除外部DT环可以有利于降低DT密度，这可以通过进一步减小半导体表面中的应力并因此降低破裂和缺陷的可能性来改善可制造性。
公开的示例可以用于形成半导体管芯，该半导体管芯可以被集成到各种组装流程中以形成各种不同的器件和相关产品。半导体管芯可以在其中包括各种元件和/或在其上包括各种层，包括阻挡层、电介质层、器件结构、有源元件和无源元件(包括源极区域、漏极区域、位线、基极、发射极、集电极、导线、导电通孔等)。此外，可以通过包括双极绝缘栅双极晶体管(IGBT)、CMOS、BiCMOS和MEMS的各种工艺来形成半导体管芯。
与本公开内容相关的本领域技术人员将理解，在所要求保护的发明的范围内，许多其他示例也是可能的，并且在不脱离本公开的范围的情况下，可以对所描述的示例进行进一步的添加、删除、替换和修改。

Claims (17)

1.一种制造电子器件的方法，包括：
在衬底的半导体表面层中形成均具有第一导电类型的第一掺杂区域和第二掺杂区域，形成具有第二导电类型的所述衬底和具有所述第一导电类型的掩埋层即BL；
在所述半导体表面层中的所述第一掺杂区域和所述第二掺杂区域之间形成具有所述第二导电类型的第三掺杂区域；并且
在所述第一掺杂区域内形成多个电介质结构，每个电介质结构从所述半导体表面层延伸到至少所述BL。
2.根据权利要求1所述的方法，其还包括形成所述第一导电类型的合并的深掺杂区域，所述合并的深掺杂区域从所述半导体表面层延伸到所述BL并跨越所述多个电介质结构。
3.根据权利要求1所述的方法，其中所述多个电介质结构各自包括电连接到所述衬底的导电芯。
4.根据权利要求1所述的方法，其中所述多个电介质结构沿垂直于从所述第二掺杂区域到与所述第一掺杂区域的接触件的方向的线进行布置。
5.根据权利要求1所述的方法，其中所述第一掺杂区域和所述第二掺杂区域分别被配置为作为双极晶体管的集电极和发射极操作，并且所述第三掺杂区域被配置为作为所述双极晶体管的基极操作。
6.根据权利要求1所述的方法，其中所述第二掺杂区域和所述第三掺杂区域以相应的第二深度和第三深度延伸到所述衬底中，并且其中所述第一掺杂区域以大于所述第二深度和所述第三深度的第一深度延伸到所述衬底中。
7.根据权利要求1所述的方法，还包括形成与所述第一掺杂区域的接触件，并且在所述多个电介质结构和所述第三掺杂区域之间不包括与所述第一掺杂区域的任何接触件。
8.一种制造电子器件的方法，包括：
在具有第二导电类型的衬底的半导体表面层中形成均具有第一导电类型的第一掺杂区域和第二掺杂区域，并且形成具有所述第一导电类型的掩埋层即BL；
在所述第一掺杂区域和所述第二掺杂区域之间形成具有所述第二导电类型的第三掺杂区域；
在所述第一掺杂区域内的所述半导体表面层中形成一排深沟槽开口即DT开口，其中所述DT开口到达所述BL；
通过所述DT开口注入所述第一导电类型的掺杂剂，从而为所述DT开口中的每一个形成从所述半导体表面层延伸到所述BL的深掺杂区域，并且，
填充所述DT开口，从而形成多个DT隔离岛，每个DT隔离岛至少包括电介质衬垫；
其中所述深掺杂区域合并成跨越所述多个DT隔离岛的合并的深掺杂区域。
9.根据权利要求8所述的方法，其还包括形成外部DT隔离环，其中所述多个DT隔离岛从所述DT隔离环的一侧延伸到所述DT隔离环的相反侧。
10.根据权利要求8所述的方法，还包括在所述合并的深掺杂区域内形成具有所述第一导电类型的浅阱。
11.根据权利要求8所述的方法，其中所述一排DT开口是第一排DT开口，并且还包括形成第二排DT开口，其中所述第一排和第二排相对于彼此交错。
12.根据权利要求8所述的方法，其中所述第一掺杂区域和所述第二掺杂区域以及所述BL被配置为作为包括垂直双极晶体管的保护器件操作，还包括形成包括与所述第一掺杂区域的至少一个接触件的接触件，所述接触件接触所述合并的深掺杂区域或所述合并的深掺杂区域的与所述第三掺杂区域和所述第二掺杂区域相反的一侧。
13.一种电子器件，包括：
衬底的半导体表面层，所述衬底具有第二导电类型，并且所述半导体表面层包括具有第一导电类型的掩埋层即BL；
具有所述第一导电类型的第二掺杂区域，其在由具有所述第二导电类型的第三掺杂区域所包围的区域内，以及具有所述第一导电类型的第一掺杂区域，其与所述第三掺杂区域间隔开并且从所述衬底的表面延伸到所述BL；
在所述第一掺杂区域内的至少一排深沟槽隔离岛即DT岛，每个DT岛包括沿沟槽侧壁从所述半导体表面层延伸到所述BL的电介质衬垫，以及
合并的深掺杂区域，其对于所述DT岛中的每一个包括从所述半导体表面层延伸到所述BL的深掺杂区域。
14.根据权利要求13所述的电子器件，其中所述至少一排包括第一排DT岛和第二排DT岛，所述第一排的所述DT岛相对于所述第二排的所述DT岛偏移。
15.根据权利要求13所述的电子器件，其中所述DT岛各自包括多晶硅填充物，所述多晶硅填充物提供与所述BL下方的所述衬底的电连接，并且其中所述电介质衬垫位于所述多晶硅填充物和所述衬底之间。
16.根据权利要求13所述的电子器件，其中所述第一掺杂区域被配置为作为垂直双极晶体管的集电极操作，所述第二掺杂区域被配置为作为垂直双极晶体管的发射极操作，并且所述第三掺杂区域被配置为作为垂直双极晶体管的基极操作；并且还包括接触件，所述接触件包括与所述集电极的至少一个接触件，所述接触件在所述合并的深掺杂区域的与所述基极和所述发射极相反的一侧上接触所述合并的深掺杂区域。
17.根据权利要求16所述的电子器件，其中与所述集电极的所述接触件接触所述合并的深掺杂区域，使得所述集电极与所述发射极之间的电流被引导流过所述DT岛之间的所述合并的深掺杂区域流到所述BL。
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