CN101937930A - 一种高性能场效应晶体管及其形成方法 - Google Patents

一种高性能场效应晶体管及其形成方法 Download PDF

Info

Publication number
CN101937930A
CN101937930A CN 201010268624 CN201010268624A CN101937930A CN 101937930 A CN101937930 A CN 101937930A CN 201010268624 CN201010268624 CN 201010268624 CN 201010268624 A CN201010268624 A CN 201010268624A CN 101937930 A CN101937930 A CN 101937930A
Authority
CN
China
Prior art keywords
thin layer
grid
field effect
carbon containing
effect transistors
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN 201010268624
Other languages
English (en)
Inventor
梁仁荣
王敬
许军
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tsinghua University
Original Assignee
Tsinghua University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tsinghua University filed Critical Tsinghua University
Priority to CN 201010268624 priority Critical patent/CN101937930A/zh
Publication of CN101937930A publication Critical patent/CN101937930A/zh
Pending legal-status Critical Current

Links

Images

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明提出一种高性能场效应晶体管,包括:衬底;形成在所述衬底之上的绝缘层;形成在所述绝缘层之上的沟道区、源极/漏极区,其中,在所述源极/漏极区与所述沟道区之间具有含碳薄层;和形成在所述沟道层之上的栅堆叠。本发明通过含碳薄层,例如Si:C薄层或SiGe:C薄层,可以有效地抑制源极/漏极区中杂质向沟道的扩散,并通过绝缘层抑制杂质向衬底的扩散,从而改善器件性能。

Description

一种高性能场效应晶体管及其形成方法
技术领域
本发明涉及半导体技术领域,特别涉及一种高性能场效应晶体管及其形成方法。
背景技术
目前,随着场效应晶体管特征尺寸的不断缩小,在后续高温退火的工艺中源极/漏极区中高浓度掺杂的杂质将会扩散到沟道中,从而引起晶体管性能发生恶化。因此,目前源极/漏极区中杂质的掺杂浓度受到限制,例如,在应变Si的PMOS中掺杂杂质B的浓度低于1021cm-3。另外,如果采用掺杂的多晶Si或者多晶SiGe作为栅极,则随着栅介质层的厚度越来越薄,高浓度的掺杂杂质例如B或P等,很容易穿透栅介质层到达沟道区域,从而加剧器件性能的恶化。
发明内容
本发明的目的旨在至少解决上述技术缺陷之一,特别是解决现有技术源极/漏极区中掺杂的杂质向沟道扩散的缺陷。
为达到上述目的,本发明一方面提出了一种高性能场效应晶体管,包括:衬底;形成在所述衬底之上的绝缘层;形成在所述绝缘层之上的沟道区、源极/漏极区,其中,在所述源极/漏极区与所述沟道区之间具有含碳薄层;和形成在所述沟道层之上的栅堆叠。
本发明再一方面还提出了一种高性能场效应晶体管的形成方法,包括以下步骤:提供衬底;在所述衬底之上形成绝缘层;在所述绝缘层之上形成沟道层;在所述沟道层之上形成栅堆叠及侧墙;刻蚀所述沟道层以形成沟道区和源极/漏极区凹槽;在所述沟道区的两侧形成含碳薄层;和在所述含碳薄层的外侧分别形成源极/漏极区。
本发明再一方面还提出了一种高性能场效应晶体管的形成方法,包括以下步骤:提供具有绝缘层上半导体材料的衬底结构;在所述衬底结构之上形成栅堆叠及侧墙;刻蚀所述衬底结构中的半导体材料以形成沟道区和源极/漏极区凹槽;在所述沟道区的两侧形成含碳薄层;和在所述含碳薄层的外侧分别形成源极/漏极区。
本发明通过含碳薄层,例如Si:C薄层或SiGe:C薄层,可以有效地抑制源极/漏极区中杂质向沟道的扩散,并通过绝缘层抑制杂质向衬底的扩散,从而极大地改善器件性能。另外,通过本发明可以提供源极/漏极区的掺杂浓度,从而减小源极/漏极区的串联电阻,例如,通过本发明实施例可以将PMOS器件源极/漏极区中B的掺杂浓度从原来的20次方提高到21次方,甚至22次方,从而显著提高器件性能。
在本发明的优选实施例中,如果采用多晶Si或多晶SiGe栅,还可在栅堆叠中增加栅极含碳薄层,从而能够防止多晶Si或多晶SiGe栅中的掺杂杂质向沟道扩散,从而进一步改善器件性能。
本发明附加的方面和优点将在下面的描述中部分给出,部分将从下面的描述中变得明显,或通过本发明的实践了解到。
附图说明
本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解,其中:
图1-4为本发明实施例的高性能场效应晶体管示意图;
图5-9为形成实施例的高性能场效应晶体管的形成方法的中间步骤的结构示意图。
具体实施方式
下面详细描述本发明的实施例,所述实施例的示例在附图中示出,其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的,仅用于解释本发明,而不能解释为对本发明的限制。
下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开,下文中对特定例子的部件和设置进行描述。当然,它们仅仅为示例,并且目的不在于限制本发明。此外,本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的,其本身不指示所讨论各种实施例和/或设置之间的关系。此外,本发明提供了的各种特定的工艺和材料的例子,但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外,以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例,也可以包括另外的特征形成在第一和第二特征之间的实施例,这样第一和第二特征可能不是直接接触。
如图1所示,为本发明实施例的高性能场效应晶体管示意图,该实施例采用绝缘衬底结构。该器件结构包括衬底500、形成在衬底500之上的绝缘层600、形成在绝缘层600之上的沟道区1000、源极/漏极区800,其中,在源极/漏极区800与沟道区1000之间具有含碳薄层900,以及形成在沟道层1000之上的栅堆叠700。在本发明的一个实施例中,含碳薄层900可包括Si:C薄层或SiGe:C薄层。
需要说明的是,在图1中虽然在形成源极/漏极区800时,以绝缘层为刻蚀阻挡层,在本发明的其他实施例中也可控制刻蚀的深度,即源极/漏极区800不刻蚀穿透到绝缘层,如图2所示。
同样,在本发明的实施例中,栅堆叠700中也包括栅极含碳薄层,以防止多晶Si或多晶SiGe栅中的掺杂杂质向沟道扩散,从而进一步改善器件性能,如图3所示。
在本发明的实施例中,如图4所示,源极/漏极区800具有抬高结构。
为了更清楚的理解本发明实施例提出的上述半导体结构,本发明还提出了形成上述半导体结构的方法的实施例,需要注意的是,本领域技术人员能够根据上述半导体结构选择多种工艺进行制造,例如不同类型的产品线,不同的工艺流程等等,但是这些工艺制造的半导体结构如果采用与本发明上述结构基本相同的结构,达到基本相同的效果,那么也应包含在本发明的保护范围之内。为了能够更清楚的理解本发明,以下将具体描述形成本发明上述结构的方法及工艺,还需要说明的是,以下步骤仅是示意性的,并不是对本发明的限制,本领域技术人员还可通过其他工艺实现。
如图5-9所示,为形成实施例的高性能场效应晶体管的形成方法的中间步骤的结构示意图,该方法包括以下步骤:
S21,提供衬底500。在本发明的一个实施例中,该衬底500为Si衬底。
S22,在衬底500之上形成绝缘层600,如图5所示。
S23,在绝缘层600之上形成沟道层1200,如图6所示。在本发明的一个实施例中,该沟道层1200可为Si、SiGe或Ge。在本发明的实施例中也可以提供具有绝缘层上半导体材料的衬底结构,例如SOI等。
S24,在沟道层1200之上形成栅堆叠700及一层或多层侧墙,如图7所示。具体地,先在沟道层1200上形成栅介质层,接着淀积多晶硅栅(可以原位掺杂,或淀积完后进行多晶硅注入),然后淀积一层四乙氧寄硅烷(TEOS)。利用光刻并结合刻蚀方法,定义出栅堆叠图样。其中,利用干法刻蚀将氧化层去掉,并且在刻蚀过程中,该氧化层还可以充当硬掩模的作用。在此基础上,再淀积一层TEOS或者SiN层,然后利用反应离子刻蚀(reactive ion etching)形成栅堆叠结构的侧墙。
在本发明的优选实施例中,还可在栅堆叠700中形成栅极含碳薄层,从而防止掺杂的多晶Si或多晶SiGe中的杂质扩散到沟道中。在本发明的实施例中,栅极含碳薄层可通过原子层沉积(ALD)、化学处理、减压化学气相沉积(RPCVD)或者超高真空化学气相沉积(UHVCVD)形成。
其中,优选地,可采用化学处理形成。具体地,如果采用化学处理过程方法,则需要对硅表面进行氢钝化。其中,氢钝化的涵义是硅层外表面含有氢原子,即形成-Si-H键。这种可以导致氢钝化的方法可以采用稀释的氢氟酸或者任何相似的能够提供氢钝化的溶液。
在对硅层表面进行氢钝化处理之后,再经过一个碘/醇类溶液(iodine/alcohol)处理工艺,以在硅层表面形成含碳薄层,该含碳薄层的厚度为一个原子单层或者几个原子单层,并且该薄层也可能含有少量的氧。具体地,该处理工艺采用了一种由碘和醇类组成的溶液,该溶液的制备方法是将两者添加在一起然后再完全混合。其中,碘/醇类溶液的使用方法包括浸没、刷涂、浸塑、喷涂、或者任一种类似的涂覆工艺。此外,该溶液也可以被蒸发变成气相混合体。通常在室温下(20℃)应用碘/醇类溶液,当然也可以在稍高的温度下进行。该溶液与硅表面的处理时间取决于碘和醇类在溶液中的含量。典型地,处理时间约为5分钟至90分钟,优选15分钟至45分钟。碘在溶液中的含量约为在1×10-5至1×10-2摩尔,优选5×10-4摩尔。
在硅表面经过碘/醇类溶液处理之后,被处理完毕的结构采用醇类溶液冲洗并干燥,其中用于冲洗的醇类含量不局限于碘/醇类溶液的含量,可以采用通常的干燥工艺包括典型的表面张力干燥方法,即采用一种由异丙醇(isopropanol)和水构成的薄雾。
在本发明的另一个实施例中,还可以采用化学气相沉积方法,例如UHCVD的方法在栅介质上沉淀栅极含碳薄层,在该实施例中,栅介质既可以是常用的SiO2,也可以采用高k介电常数的栅介质材料,例如,HfO2、Al2O3、Ta2O5等,或者任意其他类似的栅介质层。在栅介质上沉积的很薄且具有器件级质量的多晶Si:C或SiGe:C层,其C的含量约为0.1%至10%。该多晶Si:C或SiGe:C层的厚度约为0.5nm至10nm,优选1nm至5nm。该栅极含碳薄层既可以有效地防止多晶硅栅中的N型杂质(例如P),也可以有效地防止P型杂质(例如B),穿透栅介质进入到沟道,从而使得器件的性能发生恶化。
S25,刻蚀沟道层1200以形成沟道区1000和源极/漏极区凹槽1300,如图8所示。在本发明的实施例中,极/漏极区凹槽1300的刻蚀可以绝缘层为阻挡层。在本发明的其他实施例中,也可以不刻穿至绝缘层。
S26,在沟道区1000的两侧分别形成含碳薄层900,如图9所示。同样,可通过原子层沉积(ALD)、化学处理、或者超高真空化学气相沉积(UHVCVD)形成。
S27,在含碳薄层900的外侧分别形成源极/漏极区800,如图1所示。在本发明的一个实施例中,源极/漏极区800可通过选择性外延形成。在一个具体实施例中,例如可形成SiGe源极/漏极区400,同时进行原位掺杂,这样对于PMOS晶体管来说,可原位掺杂B,其浓度可以从1×1018至1×1022cm-3
在本发明的其他实施例中,还可直接提供具有绝缘层上半导体材料的衬底结构,例如SOI、绝缘层上应变Si、绝缘层上SiGe等,其他形成方法与上述实施例类似,在此不再赘述。
本发明通过含碳薄层,例如Si:C薄层或SiGe:C薄层,可以有效地抑制源极/漏极区中杂质向沟道的扩散,并通过绝缘层抑制杂质向衬底的扩散,从而极大地改善器件性能。另外,通过本发明可以提供源极/漏极区的掺杂浓度,从而减小源极/漏极区的串联电阻,例如,通过本发明实施例可以将PMOS器件源极/漏极区中B的掺杂浓度从原来的20次方提高到21次方,甚至22次方,从而显著提高器件性能。
在本发明的优选实施例中,如果采用多晶Si或多晶SiGe栅,还可在栅堆叠中增加栅极含碳薄层,从而能够防止多晶Si或多晶SiGe栅中的掺杂杂质向沟道扩散,从而进一步改善器件性能。
尽管已经示出和描述了本发明的实施例,对于本领域的普通技术人员而言,可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型,本发明的范围由所附权利要求及其等同限定。

Claims (17)

1.一种高性能场效应晶体管,其特征在于,包括:
衬底;
形成在所述衬底之上的绝缘层;
形成在所述绝缘层之上的沟道区、源极/漏极区,其中,在所述源极/漏极区与所述沟道区之间具有含碳薄层;和
形成在所述沟道层之上的栅堆叠。
2.如权利要求1所述的高性能场效应晶体管,其特征在于,所述含碳薄层包括Si:C薄层或SiGe:C薄层。
3.如权利要求1所述的高性能场效应晶体管,其特征在于,所述源极/漏极区具有抬高结构。
4.如权利要求1所述的高性能场效应晶体管,其特征在于,所述栅堆叠包括:
形成在所述沟道区之上的栅介质层;
位于所述栅介质层之上的栅极含碳薄层;和
位于所述栅极含碳薄层之上的多晶Si栅极或多晶SiGe栅极。
5.一种高性能场效应晶体管的形成方法,其特征在于,包括以下步骤:
提供衬底;
在所述衬底之上形成绝缘层;
在所述绝缘层之上形成沟道层;
在所述沟道层之上形成栅堆叠及侧墙;
刻蚀所述沟道层以形成沟道区和源极/漏极区凹槽;
在所述沟道区的两侧形成含碳薄层;和
在所述含碳薄层的外侧分别形成源极/漏极区。
6.如权利要求5所述的高性能场效应晶体管的形成方法,其特征在于,所述含碳薄层包括Si:C薄层或SiGe:C薄层。
7.如权利要求5所述的高性能场效应晶体管的形成方法,其特征在于,所述源极/漏极区具有抬高结构。
8.如权利要求5所述的高性能场效应晶体管的形成方法,其特征在于,所述形成栅堆叠进一步包括:
在所述沟道层之上形成栅介质层;
在所述栅介质层之上形成栅极含碳薄层;和
在所述栅极含碳薄层之上形成多晶Si栅极或多晶SiGe栅极,并对所述多晶Si栅极或多晶SiGe栅极进行掺杂。
9.如权利要求8所述的高性能场效应晶体管的形成方法,其特征在于,所述含碳薄层和所述栅极含碳薄层通过原子层沉积ALD、化学处理、减压化学气相沉积RPCVD或者超高真空化学气相沉积UHVCVD形成。
10.如权利要求9所述的高性能场效应晶体管的形成方法,其特征在于,所述化学处理进一步包括:
进行表面氢钝化;
在表面涂覆碘/醇类溶液;和
在5-90分钟之后,采用醇类溶液进行清洗并干燥。
11.如权利要求5所述的高性能场效应晶体管的形成方法,其特征在于,所述源极/漏极区通过选择性外延形成。
12.一种高性能场效应晶体管的形成方法,其特征在于,包括以下步骤:
提供具有绝缘层上半导体材料的衬底结构;
在所述衬底结构之上形成栅堆叠及侧墙;
刻蚀所述衬底结构中的半导体材料以形成沟道区和源极/漏极区凹槽;
在所述沟道区的两侧形成含碳薄层;和
在所述含碳薄层的外侧分别形成源极/漏极区。
13.如权利要求12所述的高性能场效应晶体管的形成方法,其特征在于,所述含碳薄层包括Si:C薄层或SiGe:C薄层。
14.如权利要求12所述的高性能场效应晶体管的形成方法,其特征在于,所述形成栅堆叠进一步包括:
在所述沟道层之上形成栅介质层;
在所述栅介质层之上形成栅极含碳薄层;和
在所述栅极含碳薄层之上形成多晶Si栅极或多晶SiGe栅极,并对所述多晶Si栅极或多晶SiGe栅极进行掺杂。
15.如权利要求14所述的高性能场效应晶体管的形成方法,其特征在于,所述含碳薄层和所述栅极含碳薄层通过原子层沉积ALD、化学处理、减压化学气相沉积RPCVD或者超高真空化学气相沉积UHVCVD形成。
16.如权利要求15所述的高性能场效应晶体管的形成方法,其特征在于,所述化学处理进一步包括:
进行表面氢钝化;
在表面涂覆碘/醇类溶液;和
在5-90分钟之后,采用醇类溶液进行清洗并干燥。
17.如权利要求12所述的高性能场效应晶体管的形成方法,其特征在于,所述源极/漏极区通过选择性外延形成。
CN 201010268624 2010-08-31 2010-08-31 一种高性能场效应晶体管及其形成方法 Pending CN101937930A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN 201010268624 CN101937930A (zh) 2010-08-31 2010-08-31 一种高性能场效应晶体管及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN 201010268624 CN101937930A (zh) 2010-08-31 2010-08-31 一种高性能场效应晶体管及其形成方法

Publications (1)

Publication Number Publication Date
CN101937930A true CN101937930A (zh) 2011-01-05

Family

ID=43391143

Family Applications (1)

Application Number Title Priority Date Filing Date
CN 201010268624 Pending CN101937930A (zh) 2010-08-31 2010-08-31 一种高性能场效应晶体管及其形成方法

Country Status (1)

Country Link
CN (1) CN101937930A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104395992A (zh) * 2012-07-13 2015-03-04 株式会社村田制作所 晶体管以及晶体管的制造方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1232300A (zh) * 1998-04-15 1999-10-20 日本电气株式会社 半导体器件和制作方法
CN1440071A (zh) * 2002-02-19 2003-09-03 精工电子有限公司 半导体器件及其制造方法
CN1705137A (zh) * 2004-06-03 2005-12-07 株式会社瑞萨科技 半导体装置
US20060024934A1 (en) * 2004-07-30 2006-02-02 International Business Machines Corporation Chemical treatment to retard diffusion in a semiconductor overlayer
CN101241936A (zh) * 2007-02-07 2008-08-13 国际商业机器公司 包括掺杂的硅碳衬里层的半导体结构及其制造方法
US7510916B2 (en) * 2003-05-01 2009-03-31 International Business Machines Corporation High performance FET devices and methods thereof
US20090108291A1 (en) * 2007-10-26 2009-04-30 United Microelectronics Corp. Semiconductor device and method for fabricating the same

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1232300A (zh) * 1998-04-15 1999-10-20 日本电气株式会社 半导体器件和制作方法
CN1440071A (zh) * 2002-02-19 2003-09-03 精工电子有限公司 半导体器件及其制造方法
US7510916B2 (en) * 2003-05-01 2009-03-31 International Business Machines Corporation High performance FET devices and methods thereof
CN1705137A (zh) * 2004-06-03 2005-12-07 株式会社瑞萨科技 半导体装置
US20060024934A1 (en) * 2004-07-30 2006-02-02 International Business Machines Corporation Chemical treatment to retard diffusion in a semiconductor overlayer
CN101241936A (zh) * 2007-02-07 2008-08-13 国际商业机器公司 包括掺杂的硅碳衬里层的半导体结构及其制造方法
US20090108291A1 (en) * 2007-10-26 2009-04-30 United Microelectronics Corp. Semiconductor device and method for fabricating the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104395992A (zh) * 2012-07-13 2015-03-04 株式会社村田制作所 晶体管以及晶体管的制造方法

Similar Documents

Publication Publication Date Title
US10522421B2 (en) Nanosheet substrate isolated source/drain epitaxy by nitrogen implantation
US10361201B2 (en) Semiconductor structure and device formed using selective epitaxial process
US10170638B1 (en) Nanosheet substrate isolated source/drain epitaxy by dual bottom spacer
US7154118B2 (en) Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
CN105470135B (zh) 半导体器件制造方法
US11302813B2 (en) Wrap around contact for nanosheet source drain epitaxy
US8653611B2 (en) Semiconductor device with metal gates and method for fabricating the same
CN101000884B (zh) 应变绝缘体上半导体材料的制造方法
US10872953B2 (en) Nanosheet substrate isolated source/drain epitaxy by counter-doped bottom epitaxy
US20200083374A1 (en) Dielectric isolated fin with improved fin profile
CN103681671A (zh) 具有钨栅电极的半导体器件及其制造方法
CN101427386A (zh) 阻挡层的选择性实施以实现在具有高k电介质的CMOS器件制造中的阈值电压控制
KR20080014307A (ko) 반도체 소자 및 그 제조방법
US11152510B2 (en) Long channel optimization for gate-all-around transistors
CN105470133B (zh) 半导体器件制造方法
US10937862B2 (en) Nanosheet substrate isolated source/drain epitaxy via airgap
US9614077B1 (en) Vertical finfet with strained channel
KR20140023960A (ko) 고상 확산에 의해 극히 얕은 도핑 영역을 형성하기 위한 방법
US10910495B2 (en) Thin film transistors with epitaxial source/drain and drain field relief
CN102543707A (zh) 通过形成硬掩膜层堆栈及采用基于电浆的掩膜图案化制程形成沟道半导体合金
KR20230025011A (ko) 선택적인 저온 에피택셜 증착 프로세스
US20150270284A1 (en) Junction butting in soi transistor with embedded source/drain
WO2005119752A1 (en) Method for forming a semiconductor device having a silicide layer
CN101937930A (zh) 一种高性能场效应晶体管及其形成方法
CN101937931B (zh) 高性能场效应晶体管及其形成方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20110105