CN102163574A - 绝缘体上硅器件及其制造方法 - Google Patents

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Abstract

一种在半导体衬底上的绝缘层上方形成耗尽屏蔽埋层的方法，其中所述耗尽屏蔽埋层形成于第一半导体层中，所述第一半导体层形成于绝缘层上，所述绝缘层形成于半导体衬底上，包括：在所述绝缘层上形成具有第一导电类型的阱区域；及注入第二导电类型的掺杂剂形成具有第二导电类型的埋层，所述埋层位于所述阱区域和所述绝缘层之间。

Description

绝缘体上硅器件及其制造方法
技术领域
本发明涉及到电子器件，特别是，绝缘体上硅器件。
背景技术
绝缘体上硅(SOI)晶片用以制造一些集成电路。SOI晶片包括较厚的半导体衬底或操作晶片，衬底上的绝缘层(氧化物埋层)，以及沉积在绝缘层上较薄的半导体层(SOI层)。通常，绝缘层包括0.1至3.0微米厚度的二氧化硅，SOI层包括0.1至25微米厚度的单晶硅层。
SOI层通常具有一定的导电率，该导电率与所掺杂的特定物质以及掺杂浓度相关。通常，SOI层的掺杂浓度最低，该掺杂浓度是用于在SOI层中形成半导体器件的一层所需的。可以通过在SOI层的某些区域增加更多的掺杂形成其他器件层，额外的掺杂剂超过SOI层的背景掺杂(原有掺杂)。在一个典型的SOI CMOS工艺中，例如，在SOI层引入N型和P型掺杂剂分别形成N阱区域和P阱区域。使用传统的掺杂技术，阱(well)区域从SOI层的表面向下扩散，这样，阱区域在SOI层表面附近具有最大的掺杂浓度，，并在SOI层内有一定程度的垂直延伸(结深)。这些阱区域的结深可在1.0至5.0微米的范围内。如果SOI层厚度小于结深，那么阱区域将向下延伸至SOI层和氧化物埋层(buried oxide layer)之间的界面。
正常工作时，SOI层的半导体器件承受阱区域电位与下方的衬底电位之差。衬底通常是偏置在IC的最低电位，阱区域偏置在相同或更高电位。如果P阱区域接触氧化物埋层的顶部，那么这个电位差的存在将导致在P阱中形成空穴积累区，该空穴积累区位于SOI层和氧化物埋层之间的界面处。如果N阱区域接触氧化物埋层的顶部，那么这个电位差的存在将导致在N阱中形成耗尽层，该耗尽层从SOI层和氧化物埋层之间的界面开始向上延伸至N阱中。在SOI层形成的N阱区域的耗尽层可能会导致寄生效应引起的工作问题。
发明内容
为克服上述缺点，本发明提供一种在绝缘层上形成耗尽屏蔽埋层的方法和半导体器件。
本发明的目的通过下述技术方案来实现：
本发明给出了一种在半导体衬底上的绝缘层上方形成耗尽屏蔽埋层的方法，其中所述耗尽屏蔽埋层形成于第一半导体层中，所述第一半导体层形成于绝缘层上，所述绝缘层形成于半导体衬底上，包括：在所述绝缘层上形成具有第一导电类型的阱区域；及注入第二导电类型的掺杂剂形成具有第二导电类型的埋层，所述埋层位于所述阱区域和所述绝缘层之间
本发明给出了一种在绝缘层上形成耗尽屏蔽埋层的方法，包括：在衬底上形成绝缘层；在所述绝缘层上形成第一半导体层；在所述第一半导体层内形成N阱；在所述第一半导体层内形成P阱，所述P阱与所述N阱相毗邻；使用推入工艺，将所述N阱和P阱扩散进入所述第一半导体层；以及在完成所述推入工艺后，在所述N阱和所述绝缘层之间注入P型层。
本发明给出了一种半导体器件，包括：衬底；绝缘层，位于所述衬底之上并毗邻所述衬底；半导体层，位于所述绝缘层之上并毗邻所述绝缘层；P型层，形成于所述半导体层内并毗邻所述绝缘层；以及N阱，位于P型层之上及半导体层内。
附图说明
图1示出了一个实施例的横截面视图；
图2示出了一个实施例的平面图；
图3示出了一个实施例的N阱和P阱的浓度梯度；
图4示出了根据一个实施例的工艺流程图。
具体实施方式
在下文所述的特定实施例代表本发明的示例性实施例，并且本质上仅为示例说明而非限制。在说明书中，提及“一个实施例”或者“实施例”意味着结合该实施例所描述的特定特征、结构或者特性包括在本发明的至少一个实施例中。术语“在一个实施例中”在说明书中各个位置出现并不全部涉及相同的实施例，也不是相互排除其他实施例或者可变实施例。
图1是一个实施例的简化横截面图，为说明方便而没有按照比例绘制图1。为了在描述实施例的另一个视图时提供参考系，说明了坐标系102，其中在所说明的平面中示出了X轴和Z轴。未示出的Y轴指向所说明的平面内。图1示出根据本发明绝缘体上硅(SOI)器件的一个实施例。衬底104上形成的氧化层106用以隔离在氧化层106上方的硅层105内形成的半导体器件。
在图1所示的实施例中，CMOS(互补金属氧化物半导体)工艺用来在硅层105内制造一个NMOS器件(N型金属氧化物半导体场效应晶体管)和一个PMOS器件(p型金属氧化物半导体场效应晶体管)。图1所示的PMOS器件，包括源区108(一个P+掺杂区，+表示掺杂浓度较高，下同)，漏区110(一个P+掺杂的地区)，形成于氧化物114上的栅极112；NMOS器件包括：源区115(一个N+掺杂地区)，漏区116(N+掺杂的区域)和氧化物120上的栅极118。PMOS器件形成于N阱122中，其中N+掺杂地区124为PMOS器件的体区提供欧姆接触。图1示出一个用VDD标记的接触区，为源区108和体接触区124提供电气连接。NMOS器件形成于P阱126中，其中P+掺杂地区128为PMOS器件的体区提供欧姆接触。图1示出一个用Vss标记的接触区，为源区115和体接触区128提供电气连接。为了说明方便，未显示NMOS器件的漏区116和PMOS器件的漏区110。
N阱122周边是P型掺杂区域，如图1所示的130和132区域。请注意，在N阱122的左右两侧的P阱区域，数字130出现两次。这个P阱是一个连续的环绕N阱122的区域。但由于图1是X-Z平面(相对坐标系102)的横切面，因而显示这是一个不连续的区域。P阱130可以和P阱126同时使用相同的掺杂和扩散工艺或步骤。
如图1，标注为P型埋层的区域132是P型掺杂区域。其位于N阱122下方，毗邻氧化层106。在一些实施例中，P型埋层132可以通过采用高能注入(High energy implantation)产生。对于一个实施例中，在注入埋层前，将所述阱区域扩散至超过所述硅层105一半深度的位置。对于一些实施例中，P型埋层132可以在N阱122和P阱130的推入工艺(Drive in)后注入，从而减少了埋层的扩散。对于这些实施例，需要使用一个不同于形成N阱122的掩模板。对于其他的实施例，注入P型埋层132可使用与形成N阱122相同的掩模板，因而不需要额外的掩模板。
在衬底104上施加一个相对较负的电压，沿P型埋层132和氧化层106的界面将产生一个空穴积累层。这种空穴积累层有助于保护N阱122免受当不存在P型埋层132时可能产生的耗尽效应。例如，如果N阱122和(或其它N型层)垂直扩展至氧化物106顶部，在衬底上104施加的负电压将导致氧化物106上的N阱122形成一个耗尽区。
在图1示出的实施例中，P阱126和130被填充氧化物134的沟槽隔离开，可选地在其中形成导体136。在一些实施例中，导体136是被偏置在与衬底104相同的电位。如果一个相对较负的电压施加于导体136，沿P阱130和氧化层134的界面将形成空穴积累层。这种空穴积累层有助于保护N阱122免受当不存在P型埋层130时可能产生的耗尽效应。在沟槽形成之前，P阱区域126和130都是P阱区域的一部分。因为沟槽的存在，这些区域在图1中都显示为不同的区域。一些实施方案中可以没有所述的沟槽。
图2示出了一个实施例的沿平行于XY平面截取的横截面。这是通过图2的坐标系102来说明的，但是现在Y轴和X轴位于所说明的平面中，而Z轴(未示出)沿着从所说明的平面指向外的方向。为了说明方便，没有沿着有源区(Active layer)截取横截面，因此没有显示出MOSFET的所有结构，并且也没有显示导体136。此外，横截面没有通过P型埋层132，因此，图2没有显示P型埋层132。此外，图2与图1所示各区域的相对尺寸并不相同。如图2所示，沟槽202将P阱130从P阱126中分离出来。一些实施方案中可能不包括沟槽202。
P型埋层132可以在N阱122的推入工艺(Drive in)后注入。在一些实施中，P埋层132的掺杂浓度比N阱122掺杂浓度高。如图3所示，纵轴为掺杂浓度，横轴为深度(depth，坐标系统102的Z轴方向)。图3中标注106的位置表示图1中氧化层106的顶部位置。图3不必按照任何特定的尺寸来绘制，而是形象地说明在氧化物106顶附近，对P型埋层132掺杂浓度超过对N阱122区掺杂浓度。
图4是一个实施例的工艺流程图，步骤402表示形成绝缘体上硅衬底的工艺。步骤404形成一个N阱区域，对于一些实施方案，步骤406形成一个P阱。对于一些实施例中，N阱和P阱可以在步骤408所示的推入工艺中完成。步骤410，使用高能注入在N阱下形成一个P埋层区域。在P型埋层区域延伸到绝缘体(氧化物)层，其具有的掺杂浓度高到超过背景(原有)掺杂浓度，以形成N阱和氧化层之间的P型层。对于一些实施方案，步骤410可以发生于步骤408前，这样可以使用相同的掩模板。对于一些实施方案，步骤406可省略。也就是说，一些实施例可以不包括P阱130区域，尤其是一些在硅管芯上仅需要N阱区域的工艺中。
上述发明内容及具体实施方式意在阐述本发明所提供技术方案的实际应用，不应解释为对本发明保护范围的限定。本领域技术人员在本发明的精神和原理内，当可作各种修改、等同替换、或改进。本发明的保护范围以所附权利要求书为准。

Claims (17)

1.一种在半导体衬底上的绝缘层上方形成耗尽屏蔽埋层的方法，其中所述耗尽屏蔽埋层形成于第一半导体层中，所述第一半导体层形成于绝缘层上，所述绝缘层形成于半导体衬底上，包括：
在所述绝缘层上形成具有第一导电类型的阱区域；及
注入第二导电类型的掺杂剂形成具有第二导电类型的埋层，所述埋层位于所述阱区域和所述绝缘层之间。
2.如权利要求1所述的方法，其特征在于，所述第一导电类型是N型，第二导电类型是P型。
3.如权利要求1所述的方法，其特征在于，还包括：
使用第一掩模板形成所述阱区域；
使用不同于第一掩模板的第二掩模板形成所述埋层。
4.如权利要求1所述的方法，其特征在于，还包括：
在注入埋层前，将所述阱区域扩散至所述第一半导体层的至少一半深度的位置。
5.如权利要求1所述的方法，其特征在于，还包括：
使用同一掩模板形成所述阱区域和所述埋层。
6.一种在绝缘层上形成耗尽屏蔽埋层的方法，包括：
在衬底上形成绝缘层；
在所述绝缘层上形成第一半导体层；
在所述第一半导体层内形成N阱；
在所述第一半导体层内形成P阱，所述P阱与所述N阱相毗邻；
使用推入工艺，将所述N阱和P阱扩散进入所述第一半导体层；以及
在完成所述推入工艺后，在所述N阱和所述绝缘层之间注入P型层。
7.如权利要求6所述的方法，其特征在于，还包括：
在所述P阱中形成沟槽，所述沟槽环绕所述N阱，其中所述沟槽和所述N阱被所述P阱的一部分隔离。
8.如权利要求7所述的方法，其特征在于，所述沟槽从所述第一半导体层的顶部表面垂直延伸至所述绝缘层的顶部。
9.如权利要求8所述的方法，其特征在于，还包括：
使用绝缘材料部分填充所述沟槽。
10.如权利要求9所述的方法，其特征在于，使用导体材料填充沟槽的剩余部分。
11.一种半导体器件，包括：
衬底；
绝缘层，位于所述衬底之上并毗邻所述衬底；
半导体层，位于所述绝缘层之上并毗邻所述绝缘层；
P型层，形成于所述半导体层内并毗邻所述绝缘层；以及
N阱，位于P型层之上及半导体层内。
12.如权利要求11所述半导体器件，其特征在于：
所述N阱的上半部分具有第一掺杂浓度，N阱与P型层的界面处具有第二掺杂浓度，且第一掺杂浓度高于第二掺杂浓度。
13.如权利要求11所述半导体器件，其特征在于：
所述P型层与所述绝缘层的界面处具有第三掺杂浓度，P型层与N阱的界面处具有第四掺杂浓度，且第三掺杂浓度高于第四掺杂浓度。
14.如权利要求13所述半导体器件，其特征在于，所述N阱的上半部分具有第一掺杂浓度，所述第三掺杂浓度高于所述第一掺杂浓度。
15.如权利要求11所述半导体器件，其特征在于，还包括水平环绕N阱并与P型层连接的P阱区域。
16.如权利要求15所述半导体器件，其特征在于，还包括：
沟槽，所述沟槽位于所述P阱中并且环绕所述N阱，所述沟槽和所述N阱被所述P阱的一部分隔离。
17.如权利要求16所述半导体器件，其特征在于，还包括绝缘材料和沟槽内的导体材料，所述绝缘材料将所述导体材料与P阱隔离。
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