CN101477999A - 用于功率器件的具有界面电荷岛soi耐压结构 - Google Patents

Abstract

本发明公开了一种用于功率器件的具有界面电荷岛SOI耐压结构，包括半导体衬底层，介质埋层和半导体有源层，在所述介质埋层和半导体有源层的交界面的全部范围或部分范围内设置有伸入至所述半导体有源层内的多个高浓度n⁺区，多个高浓度n⁺区间断设置，所述高浓度n⁺区为半导体材质，高浓度n⁺区的浓度范围大于1×10¹⁶cm^－3。采用本结构，可以大大提高介质埋层电场，从而有效提高耐压，并且工艺实现简单，与常规CMOS/SOI工艺完全兼容；另外，由于没有采用类似介质槽结构的过多绝缘材料，也就没有附加自热效应产生；同时，将本结构应用于功率器件中，其耐压由于介质埋层电场的显著增强而较常规结构SOI器件大大提高。

Description

用于功率器件的具有界面电荷岛SOI耐压结构

技术领域

本发明涉及半导体功率器件和功率集成技术领域，具体地说涉及一种用于功率器件或高压集成电路中，具有界面电荷岛的SOI耐压结构，它特别涉及SOI(Semiconductor On Insulator)功率器件耐压技术领域。

背景技术

SOI功率器件具有更高的工作速度和集成度、更好的绝缘性能、更强的抗辐射能力以及无可控硅自锁效应，因此SOI功率器件在VLSI领域的应用得到广泛关注。但SOI器件较低的击穿电压和自热效应限制了其应用。SOI功率器件的击穿电压取决于横向击穿电压和纵向击穿电压的较低者。横向上可沿用成熟的Si基器件横向耐压设计原理和技术，如RESURF(REduce SURface electric Field)原理和结终端技术。因而如何提高器件的纵向耐压，成为SOI横向功率器件研究中的一个难点。

典型的常规SOI LDMOS结构如图5所示，1为半导体衬底层，2为介质埋层(Insulator层，即I层)，3为半导体有源层(Semiconductor层，即S层)，4为介质隔离区，5为栅氧化层，6为栅电极，7为p(或n)阱，8为n⁺(或p⁺)源区，9为n⁺(或p⁺)漏区，10为漏电极，11为源电极。漏n⁺下纵向电场分布如图6所示。SOI结构的纵向击穿电压主要由S层和I层承担，根据高斯定理，纵向击穿时的介质埋层电场E_I为

$E_I=\frac{{\mathrm{\ϵ}}_S}{{\mathrm{\ϵ}}_I}{E}_{S,C}+\frac{q{\mathrm{\σ}}_{\mathrm{in}}}{{\mathrm{\ϵ}}_I}---\left(1\right)$

其中，E_S，C是S层(Semiconductor层)的临界击穿电场，ε_S和ε_I分别是S层和介质I层(Insulator层)的介电常数，σ_in为S层与I层间界面电荷。由此器件纵向耐压为

$V_{B,V}=(0.5t_s+\frac{{\mathrm{\ϵ}}_S}{{\mathrm{\ϵ}}_I}{t}_I)E_{S,C}+\frac{{\mathrm{qt}}_I{\mathrm{\σ}}_{\mathrm{in}}}{{\mathrm{\ϵ}}_I}---\left(2\right)$

其中t_I和t_S分别是I层和S层的厚度。

但是对于常规结构如图5，由于横向电场对电荷的抽取，上述(1)和(2)式右边第二项可以忽略不及，所以当S层为硅，I层为二氧化硅时，E_I≈3E_S.C，从而器件纵向耐压为

V_B，V＝(0.5t_S+3t_I)E_S，C       (3)

可见，介质埋层电场受S层击穿电场的限制，纵向耐压随S层厚度和介质埋层厚度的增加而提高，且同样厚度的介质埋层耐压为S层的6倍，但受器件结构和工艺的限制，S层和介质埋层都不能太厚。这是因为S层太厚，将为介质隔离带来困难；介质埋层太厚，不仅工艺实施难度大，而且不利于器件散热。这方面的内容可见参考文献：F.Udrea，D.Garner，K.Sheng，A.Popescu，H.T.Lim and W.I.Milne，“SOI power devices”，Electronics & Communication Engineering Journal，pp27-40(2000)；或，Warmerdan I.and Punt，W.，“High-voltage SOI for single-chip power”，Eur.Semicond.，June，pp19-20(1999)(F.Udrea，D.Garner，K.Sheng，A.Popescu，H.T.Lim and W.I.Milne，SOI功率器件，电子和通信工程学报，pp27-40(2000))，或(Warmerdan I.and Punt，W.，单片功率的高压SOI，欧洲半导体，pp19-20(1999))。

为了提高SOI器件纵向耐压，学者们提出了一系列器件结构。如美国专利：Yasuhiro Uemoto，Katsushige Yamashlta，Takashi Miura，United statesPatent，6，531738，Mar.11，2003，如图7所示，在介质埋层2和S层3之间插入一层p⁺缓冲层12，使得漂移区耗尽而p⁺层不完全耗尽，且源端下的p⁺层耗尽区比漏端下的p⁺层耗尽区宽，这有利于顶层硅的耗尽层在漂移区均匀的扩展，从而提高器件耐压。这种器件结构可将击穿电压从常规结构的200V提高到400V。文献：N.Yasuhara，A.Nakagawa and K.Furukawa，“SOI device structures implementing 650V high voltage output devices onVLSIs”，IEDM Tech.Dig.，pp141～144，(1991)(N.Yasuhara，A.Nakagawaand K.Furukawa，“在超大规模集成电路上的可实现650V高压输出的SOI器件结构”国际电子器件会议，pp141～144，(1991))则是在介质埋层2和S层3之间插入一层n⁺缓冲层13，如图8所示，n缓冲层在增强介质埋层电场强度的同时屏蔽了介质埋层高电场对Si有源层的影响，从而避免器件过早在Si/SiO2界面的Si侧击穿，在t_S＝20μm，t_I＝3μm的情况下得到了650V的耐压。但为了有效提高耐压，要求p⁺层和n⁺层的浓度高、厚度薄，且漂移区要满足RESURF原理，所以p⁺层和n⁺层厚度和浓度需要准确控制，否则容易导致表面提前击穿，另外耐压提升幅度不大。文献：S.Merchant，E.Arnold，H.Baumgart，et al.Realization of high breakdown voltage(>700V)in thin SOI device.In：Proc ISPSD，1991，31-35采用超薄漂移区(t_S＝0.1μm)线性掺杂，(S.Merchant，E.Arnold，H.Baumgart，et al.大于700V高耐压在薄SOI器件上的实现)如图9所示。该结构利用薄Si层临界击穿电场显著增加而提高介质埋层电场和器件耐压，但源端极低的漂移区浓度使得源端形成“热点”而提前击穿。文献：Xiaorong Luo等，A new structure and itsanalytical model for the electric field and breakdown voltage of SOI highvoltage device with variable-k dielectric buried layer，Solid-State Electronics，51：493-99(2007)，(Xiaorong Luo等，具有变k介质埋层的SOI高压器件新结构及其电场和击穿电压解析模型，固体电子，51：493-99(2007))如图10所示。该结构采用低k介质14作为埋层而提高埋层电场和器件耐压，但低k介质SOI与常规CMOS工艺兼容方面遇到挑战。美国专利：DieterSilber，Wolfgang Wondrak，Robert Plikat，Patent，6495864，Dec.17，2002，如图11所示。该结构在介质埋层的上界面形成介质槽15，介质槽阻挡了横向电场对电荷的抽取，使电荷在槽内形成积累，从而增强了介质埋层电场，提高击穿电压，但该结构在键合前必须要增加“刻蚀硅槽，生长和淀积二氧化硅等”新的工艺步骤，并且需要精确对位及双面光刻，因此其工艺实现较为复杂，并且与常规CMOS/SOI工艺不兼容；另外，其介质槽15的材质为绝缘体，因此自热效应较为严重，不便于散热，严重时会引起器件损坏。另外，文献：R，Tadikonda等，Realizing highbreakdown voltage(>600V)in partial SOI technology，Solid State Electron.，48(9)：1655-60，(2004)(R，Tadikonda等，超过600V高耐压在部分SOI技术上的实现，固体电子，48(9)：1655-60，(2004))如图12所示。该结构利用PSOI(Partial SOI)获得高耐压，同时由于Si窗口16的存在缓解了自然效应。

发明内容

本发明针对SOI功率器件低纵向耐压的缺点，上述技术中在介质埋层和S层之间插入n⁺或p⁺耐压层的结构需要n⁺或p⁺厚度和浓度准确控制，并且耐压提升幅度不大，以及介质槽结构工艺实现难度大，与常规CMOS/SOI工艺不兼容，自热效应严重的缺点，提出了一种具有界面电荷岛SOI耐压结构，采用本结构，可以大大提高介质埋层电场，从而有效提高耐压，并且工艺实现简单，与常规CMOS/SOI工艺完全兼容；另外，由于没有采用类似介质槽结构的过多绝缘材料，也就没有附加自热效应产生；同时，将本结构应用于功率器件中，其耐压由于介质埋层电场的显著增强而较常规结构SOI器件大大提高。

本发明是通过如下技术方案实现的：

一种用于功率器件的具有界面电荷岛SOI耐压结构，包括半导体衬底层，介质埋层和半导体有源层，其特征在于：在所述介质埋层和半导体有源层的交界面的全部范围或部分范围内设置有伸入至所述半导体有源层内的多个高浓度n⁺区，多个高浓度n⁺区间断设置，所述高浓度n⁺区为半导体材质，多个高浓度n⁺区形成界面电荷岛，高浓度n⁺区的浓度范围大于1×10¹⁶cm^-3。

高浓度n⁺区的浓度范围为1×10¹⁶cm^-3至1×10²⁰cm^-3之间。

所述高浓度n⁺区通过离子注入至半导体有源层。

所述注入的离子为磷、砷、锑或铋的第五主族元素，所述高浓度n⁺区的注入图形为圆形、矩形、梯形、三角形、正方形或六边形。

多个高浓度n⁺区之间相隔的距离为相等或不等。

每个高浓度n⁺区伸入至所述半导体有源层内的深度为相等或不等。

每个高浓度n⁺区在所述交界面上的分布范围为相等或不等。

所述半导体有源层的材质为Si，SiC，GaAs，SiGe，GaN或其它半导体材料。

介质埋层的材质可以是SiO₂或低k材料，低k材料可以是CDO(碳掺杂氧化物)或SiOF，但并不只局限于所例举的材料。

在所述介质埋层上开有散热的硅窗口。

本发明的优点表现在：

1、由于本发明采用“在所述介质埋层和半导体有源层的交界面的全部范围或部分范围内设置有伸入至所述半导体有源层内的多个高浓度n+区，多个高浓度n⁺区间断设置，所述高浓度n⁺区为半导体材质，多个高浓度n⁺区形成界面电荷岛，高浓度n⁺区的浓度范围大于1×10¹⁶cm^-3。”，这样的技术方案与现有技术相比，一方面，相邻两个未耗尽n⁺区内高浓度电子的库仑力作用使反型空穴积累在半导体有源层与介质埋层的交界面，大大增加了式(1)右边第二项

从而提高了介质埋层电场强度，有效提高耐压；另一方面，高浓度n⁺区为半导体材质，可以直接采用离子注入的方式实现，这样就能与常规CMOS/SOI工艺完全兼容，工艺实现简单；再一方面，由于采用的高浓度n⁺区为半导体材质，与现有的介质槽结构相比，不会采用过多的绝缘材料，也就没有附加自热效应产生；最后，高浓度n⁺区的浓度范围大于1×10¹⁶cm^-3，这样的浓度范围才能保证n⁺区不耗尽，使其内部含有高浓度电子来固定反型空穴，从而提高介质埋层电场强度，有效提高耐压。

2、本发明采用“高浓度n⁺区通过离子注入至半导体有源层，所述注入的离子为磷、砷、锑或铋的第五主族元素，所述高浓度n⁺区的注入图形为圆形、矩形、梯形、三角形、正方形或六边形”此步骤能完全与CMOS/SOI工艺兼容，工艺简单。

3、本发明在所述介质埋层上开有散热的硅窗口，从而形成PSOI结构，能在提高耐压的同时进一步缓解自热效应。

4、将本发明应用于高压功率器件或功率集成电路中，其耐压由于介质埋层电场的显著增强而较常规结构SOI器件大大提高。

5、本发明所述具有界面电荷岛SOI耐压结构，能够适用于所有主流的SOI横向功率器件。

6、基于本发明的SOI功率器件特别适合于SIMOX工艺，是SIMOX工艺所能实现的较为理想的高压功率器件。

附图说明

下面将结合说明书附图和具体实施方式对本发明作进一步的详细说明，其中：

图1为具有界面电荷岛SOI耐压结构的示意图

图2为在介质埋层上开有散热硅窗口的具有界面电荷岛的PSOI结构示意图

图3为界面电荷岛SOI耐压结构应用于SOI LDMOS功率器件结构示意图

图4a为具有界面电荷岛的SOI LDMOS与常规SOI LDMOS在反向击穿时的纵向电场比较示意图，其中，实心圆为本发明，空心圆为常规

图4b为具有界面电荷岛SOI LDMOS在反向击穿时的二维等势线分布示意图

图4c为常规SOI LDMOS在反向击穿时的二维等势线分布示意图

图5为常规SOI LDMOS功率器件结构示意图

图6为常规SOI LDMOS功率器件的纵向电场分布示意图

图7为具有P⁺缓冲层的SOI LDMOS功率器件结构示意图

图8为具有n⁺缓冲层的SOI LDMOS功率器件结构示意图

图9为漂移区线性掺杂超薄硅层SOI功率器件结构示意图

图10为变k SOI功率器件结构示意图

图11为介质槽SOI功率器件结构示意图

图12为PSOI功率器件结构示意图

图中标记：

1、半导体衬底层；2、介质埋层(I层)；3、半导体有源层(S层)；4、介质隔离区；5、栅氧化层；6、栅电极；7、p(或n)阱；8、n⁺(或p⁺)源区；9、n⁺(或p⁺)漏区；10、漏电极或阳极电极；11、源电极或阴极电极；12、p⁺缓冲层；13、n⁺缓冲层；14、低k介质；15、介质槽；16、硅(Si)窗口；17、高浓度n⁺区；18、p-top层。

具体实施方式

实施例1

参照说明书附图1、2和3，本发明公开了一种用于功率器件的具有界面电荷岛SOI耐压结构，包括半导体衬底层，介质埋层和半导体有源层，在所述介质埋层和半导体有源层的交界面的全部范围或部分范围内设置有伸入至所述半导体有源层内的多个高浓度n⁺区，多个高浓度n⁺区间断设置，所述高浓度n⁺区为半导体材质，多个高浓度n⁺区形成界面电荷岛，高浓度n⁺区的浓度范围大于1×10¹⁶cm^-3。这样的浓度范围才能保证n⁺区不耗尽，使其内部含有高浓度电子来固定反型空穴，从而提高介质埋层电场强度，有效提高耐压。

实施例2

实施例1中，高浓度n⁺区的浓度范围最好是1×10¹⁶cm^-3至1×10²⁰cm^-3之间。

实施例3

在上述实施例的基础上，所述高浓度n⁺区通过离子注入至半导体有源层。所述注入的离子为磷、砷、锑或铋的第五主族元素，所述高浓度n⁺区的注入图形为圆形、矩形、梯形、三角形、正方形或六边形。

实施例5

在上述例的基础上，多个高浓度n⁺区之间相隔的距离为相等或不等。每个高浓度n⁺区伸入至所述半导体有源层内的深度为相等或不等。每个高浓度n⁺区在所述交界面上的分布范围为相等或不等。

实施例6

在上述实施例的基础上，所述半导体有源层的材质为Si，SiC，GaAs，SiGe，GaN或其它半导体材料。介质埋层的材质可以是SiO₂或低k材料，低k材料可以是CDO(碳掺杂氧化物)或SiOF，但并不只局限于所例举的材料。

实施例7

在上述实施例的基础上，参照说明书附图2，本发明在所述介质埋层上开有散热的硅窗口。

实施例8

本发明所述的具有界面电荷岛SOI耐压结构，可以具体应用于界面电荷岛的SOI及PSOI LDMOS，界面电荷岛的SOI及PSOI IGBT、界面电荷岛的SOI及PSOI PN结二极管、界面电荷岛的SOI及PSOI PiN结二极管、界面电荷岛的SOI及PSOI横向晶闸管。

Claims (10)

1、一种用于功率器件的具有界面电荷岛SOI耐压结构，包括半导体衬底层，介质埋层和半导体有源层，其特征在于：在所述介质埋层和半导体有源层的交界面的全部范围或部分范围内设置有伸入至所述半导体有源层内的多个高浓度n⁺区，多个高浓度n⁺区间断设置，所述高浓度n⁺区为半导体材质，多个高浓度n⁺区形成界面电荷岛，高浓度n⁺区的浓度范围大于1×10¹⁶cm^-3。

2、根据权利要求1所述的用于功率器件的具有界面电荷岛SOI耐压结构，其特征在于：高浓度n⁺区的浓度范围为1×10¹⁶cm^-3至1×10²⁰cm^-3之间。

3、根据权利要求1所述的用于功率器件的具有界面电荷岛SOI耐压结构，其特征在于：所述高浓度n⁺区通过离子注入至半导体有源层。

4、根据权利要求4所述的用于功率器件的具有界面电荷岛SOI耐压结构，其特征在于：所述注入的离子为磷、砷、锑或铋的第五主族元素，所述高浓度n⁺区的注入图形为圆形、矩形、梯形、三角形、正方形或六边形。

5、根据权利要求1或2或3所述的用于功率器件的具有界面电荷岛SOI耐压结构，其特征在于：多个高浓度n⁺区之间相隔的距离为相等或不等。

6、根据权利要求1或2或3所述的用于功率器件的具有界面电荷岛SOI耐压结构，其特征在于：每个高浓度n⁺区伸入至所述半导体有源层内的深度为相等或不等。

7、根据权利要求1或2或3所述的用于功率器件的具有界面电荷岛SOI耐压结构，其特征在于：每个高浓度n⁺区在所述交界面上的分布范围为相等或不等。

8、根据权利要求1所述的用于功率器件的具有界面电荷岛SOI耐压结构，其特征在于：所述半导体有源层的材质为Si，SiC，GaAs，SiGe，GaN或其它半导体材料。

9、根据权利要求1所述的用于功率器件的具有界面电荷岛SOI耐压结构，其特征在于：介质埋层的材质可以是SiO₂或低k材料，低k材料可以是CDO(碳掺杂氧化物)或SiOF，但并不只局限于所例举的材料。

10、根据权利要求1或2或3所述的用于功率器件的具有界面电荷岛SOI耐压结构，其特征在于：在所述介质埋层上开有散热的硅窗口。

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