CN102760753A

CN102760753A - 一种具有界面n+层的soi ldmos半导体器件

Info

Publication number: CN102760753A
Application number: CN2012102612003A
Authority: CN
Inventors: 胡盛东; 罗俊; 谭开洲; 徐学良; 王健安; 秦国林; 唐昭焕; 陈文锁
Original assignee: CETC 24 Research Institute
Current assignee: CETC 24 Research Institute
Priority date: 2012-07-26
Filing date: 2012-07-26
Publication date: 2012-10-31
Anticipated expiration: 2032-07-26
Also published as: CN102760753B

Abstract

本发明公开了一种具有界面N⁺层的SOILDMOS半导体器件，涉及一种半导体功率器件，包括衬底硅层、介质埋层和有源顶层硅，介质埋层设置于衬底硅层与有源顶层硅之间，有源顶层硅自半导体表面至介质埋层分为N型硅层、P型硅层和N⁺硅层三部分；本发明采用在介质埋层与有源顶层硅间设置N⁺硅层，使得该器件在反向阻断状态时，界面部分耗尽的高浓度电离施主增强介质埋层电场，并有效调制有源顶层硅内电场分布，从而有效提高器件纵向耐压和器件横向耐压。同时，有源顶层硅中的P型硅层可调节该器件的RESURF条件，缓解器件击穿电压与导通电阻之间的矛盾。

Description

一种具有界面N+层的SOI LDMOS半导体器件

技术领域

本发明涉及一种半导体功率器件，特别涉及一种具有界面N⁺层的SOI LDMOS半导体器件。

背景技术

绝缘体上的硅（Semiconductor On Insulator即SOI)是在上世纪80年代发展起来的新型结构的半导体衬底材料，其独特的结构特点克服了诸多常规体硅材料的不足，充分发挥了硅集成电路技术的潜力，被誉为21世纪的硅集成技术，得到了国内外众多专家学者的广泛关注和深入研究。

SOI高压集成电路（High Voltage Integrated Circuit，HVIC）集微电子技术、SOI技术和功率电子技术于一体，近年来得到了迅速地发展，成为功率集成电路领域的一个十分重要的新兴分支，在武器装备、工业自动化、航空航天、电力电子和其它高新技术产业有着极为广泛的应用前景。SOI横向高压器件作为SOI HVIC的核心部分之一因为其低的纵向耐压和较高的自热效应而限制了其在高压领域内的应用。SOI器件的击穿电压由其纵向击穿电压和横向击穿电压的较小值决定。由于介质埋层阻挡了器件耗尽区向衬底层扩展，使衬底层不能参与器件耐压，也即常规SOI器件的纵向耐压仅由有源顶层硅和介质埋层所承担。受器件结构、自热效应以及工艺实现等的限制，有源顶层硅和介质埋层都不能太厚，一般是顶层硅厚度（t_S）小于20μm，介质埋层厚度（t_I）小于4μm，所以SOI横向高压器件纵向耐压较低，成为限制其在HVIC的应用和发展的主要原因。这方面的内容可见参考文献：F. Udrea, D. Garner, K. Sheng, A. Popescu, H. T. Lim and W. I. Milne, “SOI power devices”, Electronics & Communication Engineering Journal, pp27-40（2000）；或，Warmerdan I.and Punt, W., “High-voltage SOI for single-chip power”, Eur. Semicond., June, pp19-20(1999)。

典型的常规N沟道SOI LDMOS结构如图1所示，1为衬底硅层（N^-或P^-），2为介质埋层，3为有源半导体层（S层），4为N⁺漏区，5为N⁺源区，6为P阱，7为漏电极，8为源电极，9为栅氧化层，10为栅电极。图1所示常规的SOI高压器件纵向耐压受到有源顶层3和介质埋层2界面的无电荷高斯定理限制：对于介质埋层为SiO₂的常规SOI器件，在器件击穿时的介质埋层电场E_I和有源半导体内电场E_S恒有关系“E_I≈3E_S”。由于常规情况下硅的临界击穿电场（E_S,C）是一个20-40 V/μm间的常数，故器件击穿时E_I约为100V/μm，而实际的SiO₂介质击穿电场（E_I,C）可达600V/μm以上，也就是说，介质埋层的高临界电场远远没有被充分利用。因此，通过增强SOI器件介质埋层电场使之尽可能的达到其击穿电场是提高SOI高压器件纵向耐压的有效途径。目前增强介质层电场主要有采用引入低介电系数且高临界击穿电场的新埋层、在介质埋层界面引入电荷和超薄顶层硅（t_S<0.1μm）三类技术。这方面的内容可见参考文献：Bo Zhang, Zhaoji Li, Shengdong Hu, and Xiaorong Luo, “Field enhancement for dielectric layer of high-vltage devices on silicon on insulator”, IEEE Trans. Electron Devices, pp 2327-2334 (2009)。

低介电系数方面：文献：Xiaorong Luo等，A new structure and its analytical model for the electric field and breakdown voltage of SOI high voltage device with variable-k dielectric buried layer，Solid-State Electronics, 51: 493-99(2007)，如图2所示。该结构采用低K介质22作为介质埋层21而提高埋层电场和器件耐压，但低K介质SOI与常规CMOS工艺兼容方面遇到挑战；在此基础上，Xiaorong Luo等，Novel Low-k Dielectric Buried-Layer High-Voltage LDMOS on Partial SOI，IEEE Trans. Electron Devices, pp 535-538 (2010)，又提出LK介质PSOI结构，获得高耐压的同时，降低自热效应。电荷型SOI高压器件方面：美国专利：Yasuhiro Uemoto, Katsushige Yamashlta, Takashi Miura, United states Patent, 6, 531738, Mar. 11, 2003，在氧化层和顶层硅之间插入一层P⁺耐压层，使得漂移区耗尽而P⁺层不完全耗尽，且源端下的P⁺层耗尽区比漏端下的P⁺层耗尽区宽，这有利于顶层硅的耗尽层在漂移区均匀的扩展，从而提高器件耐压。这种器件结构可将击穿电压从常规结构的200V提高到400V；文献：H. Funaki, Y. Yamaguchi, K. Hirayama, et al, “New 1200V MOSFET structure on SOI with SIPOS shielding layer”, Procs. Proc. of ISPSD, pp25-28(1998)，提出在顶层硅和埋氧层之间插入半绝缘多晶硅（Semi-Insulating Polycrystalline Silicon，SIPOS）层，通过在SIPOS/SiO₂界面引入电荷而提高埋层电场，改善SOI的纵向击穿问题。其存在的问题是SIPOS工艺重现性差，泄漏电流较大；文献：郭宇锋，李肇基，张波等，“阶梯分布埋氧层固定电荷SOI高压器件新结构和耐压模型”，半导体学报， pp1623-1628(2004)，提出阶梯分布埋氧界面电荷SOI（Step Buried Oxide Charge，SBOC）高压器件新结构，通过在埋氧层表面分区注入重离子形成固定界面电荷；美国专利：Dieter Silber, Wolfgang Wondrak, Robert Plikat，Patent, 6495864, Dec. 17,2002, 如图3所示。该结构在介质埋层的上界面形成介质槽23，介质槽阻挡了横向电场对电荷的抽取，使电荷在槽内形成积累，从而增强了介质埋层电场，提高击穿电压，但该结构的工艺实现较为复杂；中国专利：张波，胡盛东，李肇基，ZL 2009 1 0058489.9, 2010年6月，如图4所示。在介质埋层界面注入高浓度N⁺岛即界面高浓度n⁺区25，在相邻两个n⁺岛25内积累反型空穴来增强介质埋层电场。超薄硅层方面：文献：S. Merchant, E. Arnold, H. Baumgart, et al. Realization of high breakdown voltage (>700V) in thin SOI device. In: Proc ISPSD, pp31-35(1991)，采用超薄漂移区（0.1μm）线性掺杂，如图5所示。该结构利用薄Si层临界击穿电场显著增加而提高埋氧层电场和器件耐压，但源端极低的漂移区浓度使得源端形成“热点”而提前击穿。另外，文献：R, Tadikonda等，Realizing high breakdown voltage (>600V) in partial SOI technology, Solid State Electron., pp1655-1660(2004)，如图6所示。该结构利用PSOI（Partial SOI）使得衬底参与耐压，从而获得高耐压，同时由于半导体窗口24的存在缓解了自然效应。

目前，高耐压的SOI器件仍然是世界范围内的研究热点。

发明内容

有鉴于此，为了解决SOI器件低耐压的问题，本发明提出一种提高耐压能力的SOI LDMOS半导体器件，针对SOI器件纵向耐压低的缺点，有效的提高整个器件的耐压，其耐压由于介质埋层电场的增强以及顶层有源硅层内电场的优化而较常规结构SOI器件有效提高。

本发明的目的是这样实现的：

本发明提供的一种具有界面N⁺层的SOI LDMOS半导体器件，包括衬底硅层、介质埋层和有源顶层硅，所述介质埋层设置于衬底硅层与有源顶层硅之间，所述有源顶层硅包括N型硅层、P型硅层和N⁺硅层，所述N⁺硅层设置于介质埋层上方，所述P型硅层设置于N⁺硅层上方，所述N型硅层设置于P型硅层上方。

进一步，还包括在介质埋层设置的半导体窗口，所述半导体窗口设置于衬底层和有源顶层硅之间，构成部分SOI衬底结构(PSOI)。

进一步，所述有源顶层硅还设置有N⁺漏区、N⁺源区和P阱，所述N⁺漏区上方设置有漏电极，所述P阱上方还设置有栅氧化层，所述栅氧化层上方设置有栅电极，所述N⁺源区设置于P阱区域内上方，所述N⁺源区上方设置有源电极。

进一步，所述有源顶层硅中的N型硅层中是采用P-top技术形成的。

进一步，所述有源半导体层为Si、SiC、GaN半导体材料中的一种或多种。

进一步，所述介质埋层为SiO₂和/或Si₃N₄介质。

本发明的优点在于：本发明将有源顶层硅自半导体表面至介质埋层分为N型硅层、P型硅层和N⁺硅层三部分；本发明采用在介质埋层与有源顶层硅间设置N⁺硅层，使得该器件在反向阻断状态时，高浓度N⁺硅部分耗尽，漏端界面处已耗尽N⁺层内的高浓度电离施主正电荷增强介质埋层电场，所产生的附加电场将调制漂移区内的电场，防止器件在漏端界面处提前击穿，从而有效提高器件纵向耐压。当器件有源顶层硅厚度一定时，调节有源顶层硅内P型硅层的厚度及浓度可调整有源顶层硅内N^—漂移区的厚度及浓度，使得器件满足不同的RESURF条件。因此该结构可有效的提高整个器件的耐压，缓解了器件击穿电压与导通电阻之间的矛盾。

本发明的其它优点、目标和特征在某种程度上将在随后的说明书中进行阐述，并且在某种程度上，基于对下文的考察研究对本领域技术人员而言将是显而易见的，或者可以从本发明的实践中得到教导。本发明的目标和其它优点可以通过下面的说明书以及附图中所特别指出的结构来实现和获得。

附图说明

为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步的详细描述，其中：

图1为常规SOI LDMOS器件结构示意图；

图2为具有变K介质埋层的SOI LDMOS器件结构示意图；

图3为介质槽SOI LDMOS器件结构示意图；

图4为电荷岛SOI LDMOS器件结构示意图；

图5为超薄线性漂移区SOI器件结构示意图；

图6为PSOI结构示意图；

图7为本发明提出的具有界面N⁺层的SOI LDMOS半导体器件结构；

图8为本发明提出的具有界面N⁺层的PSOI LDMOS半导体器件结构；

图9为本发明提出的采用P-top技术的具有界面N⁺层的SOI LDMOS半导体器件；

图10为本发明提出的采用P-top技术的具有界面N⁺层的SOI LDMOS反向击穿时候的二维等势线分布图；

图11为采用P-top技术的不具有界面N⁺层的SOI LDMOS反向击穿时候的二维等势线分布图；

图12为采用P-top技术常规SOI LDMOS在反向击穿时候的二维等势线分布图。

具体实施方式

以下将结合附图，对本发明的优选实施例进行详细的描述；应当理解，优选实施例仅为了说明本发明，而不是为了限制本发明的保护范围。

图7为具有界面N⁺层的SOI LDMOS半导体器件结构，如图所示：本发明提供的一种具有界面N⁺层的SOI LDMOS半导体器件，包括衬底硅层、介质埋层和有源顶层硅，所述介质埋层设置于衬底硅层与有源顶层硅之间，所述有源顶层硅包括N型硅层、P型硅层和N⁺硅层，所述N⁺硅层设置于介质埋层上方，所述P型硅层设置于N⁺硅层上方，所述N型硅层设置于P型硅层上方。还可在介质埋层设置有半导体窗口，所述半导体窗口设置于衬底层和有源顶层硅之间。或者该半导体窗口也可以设置于衬底层和界面横向变掺杂层34之间，构成部分SOI衬底结构。本发明中的上方是指从衬底硅层指向介质埋层和有源顶层硅的方向。

所述有源顶层硅还设置有N⁺漏区、N⁺源区和P阱，所述N⁺漏区上方设置有漏电极，所述P阱上方还设置有栅氧化层，所述栅氧化层上方设置有栅电极，所述N⁺源区设置于P阱区域内上方，所述N⁺源区上方设置有源电极。所述有源顶层硅中的N⁺硅层，由于其不能完全耗尽，故其厚度小于1微米，可以根据需要调整。

作为上述实施例的进一步改进，所述有源顶层硅中的N⁺硅层，其浓度分布范围在1E16/cm³至1E20/cm³之间，可以根据需要调整。

所述有源顶层硅中的N型硅层中采用了P-top技术，以进一步调制硅内电场，降低器件导通电阻。

所述有源半导体层为Si、SiC、GaN半导体材料中的一种或多种。所述介质埋层为SiO₂和/或Si₃N₄介质。

图8为具有界面N⁺层的PSOI LDMOS半导体器件结构示意图；如图所示，其中，衬底层1可以采用N^-或P^-，介质埋层2，有源顶层硅3为S层，半导体窗口24，有源顶层硅3中N型硅层31、有源顶层硅中P型硅层32、有源顶层硅中N⁺硅层33，其相关参数如N型硅31和P型硅32的厚度和浓度分布可以根据需要调整。

本发明的工作原理：下面以采用了P-top技术的SOI LDMOS为例，对上述耐压层的工作机理进行详细说明。图9为本发明提出的采用P-top技术的具有界面N⁺层的SOI LDMOS半导体器件；其中，衬底层1（N^-或P^-），介质埋层2，有源顶层硅（S层）3，有源顶层硅3中N型硅层31、有源顶层硅中P型硅层32、有源顶层硅中N⁺硅层33，N⁺漏区4，N⁺源区5，P阱6，漏电极7，源电极8，栅氧化层9，栅电极10。该结构将有源顶层硅3中分为有源顶层硅中N型硅层31、有源顶层硅中P型硅层32、有源顶层硅中N⁺硅层33。当其漏端外加一个高电压V_d，而源、栅和衬底接地，也即器件处于反向阻断状态时，非耗尽的有源顶层硅中N⁺硅层中漏端界面处积累高浓度施主，也即该处积累高浓度的不可动电离施主正电荷。根据包含界面电荷的高斯定理，这些电离施主正电荷将增强介质埋层电场，从而有效提高器件纵向耐压。另外，由于界面处的电势不均等，使得非耗尽的有源顶层硅中N⁺硅层中电离施主正电荷也不均等，其随着电势由源至漏逐渐增加，调制了器件的有源顶层硅内的电场，提高器件横向耐压。同时，当器件有源顶层硅厚度一定时，调节有源顶层硅内P型硅层的厚度及浓度可调整有源顶层硅内N^—漂移区的厚度及浓度，使得器件满足不同的RESURF条件。

图10是本发明提出的采用P-top技术的具有界面N⁺层的SOI LDMOS反向击穿时候的二维等势线分布图；图11是采用P-top技术的不具有界面N⁺层的SOI LDMOS反向击穿时候的二维等势线分布图；图12是采用P-top技术常规SOI LDMOS在反向击穿时候的二维等势线分布图。三者相比较可以看出本发明提出的采用P-top技术的具有界面N⁺层的SOI LDMOS等势线分布明显得到优化。

以上所述仅为本发明的优选实施例，并不用于限制本发明，显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims

1.一种具有界面N⁺层的SOI LDMOS半导体器件，包括衬底硅层、介质埋层和有源顶层硅，所述介质埋层设置于衬底硅层与有源顶层硅之间，其特征在于：所述有源顶层硅包括N型硅层、P型硅层和N⁺硅层，所述N⁺硅层设置于介质埋层上方，所述P型硅层设置于N⁺硅层上方，所述N型硅层设置于P型硅层上方。

2. 根据权利要求1所述的具有界面N⁺层的SOI LDMOS半导体器件，其特征在于：还包括在介质埋层设置的半导体窗口，所述半导体窗口设置于衬底层和有源顶层硅之间。

3. 根据权利要求2所述的具有界面N⁺层的SOI LDMOS半导体器件，其特征在于：所述有源顶层硅还设置有N⁺漏区、N⁺源区和P阱，所述N⁺漏区上方设置有漏电极，所述P阱上方还设置有栅氧化层，所述栅氧化层上方设置有栅电极，所述N⁺源区设置于P阱区域内上方，所述N⁺源区上方设置有源电极。

4. 根据权利要求3所述的具有界面N⁺层的SOI LDMOS半导体器件，其特征在于：所述有源顶层硅中的N型硅层中是采用P-top技术形成的。

5. 根据权利要求4所述的具有界面N⁺层的SOI LDMOS半导体器件，其特征在于：所述有源半导体层为Si、SiC、GaN半导体材料中的一种或多种。

6. 根据权利要求5所述的具有界面N⁺层的SOI LDMOS半导体器件，其特征在于：所述介质埋层为SiO₂和/或Si₃N₄介质。