CN106098760A - 载流子存储型igbt及其制造方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 32
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 238000009825 accumulation Methods 0.000 claims abstract description 78
- 238000002347 injection Methods 0.000 claims abstract description 40
- 239000007924 injection Substances 0.000 claims abstract description 40
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 33
- 229920005591 polysilicon Polymers 0.000 claims abstract description 33
- 230000005684 electric field Effects 0.000 claims abstract description 23
- 238000009826 distribution Methods 0.000 claims abstract description 15
- 239000010410 layer Substances 0.000 claims description 278
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 79
- 229910052710 silicon Inorganic materials 0.000 claims description 79
- 239000010703 silicon Substances 0.000 claims description 79
- 238000000407 epitaxy Methods 0.000 claims description 64
- 239000000758 substrate Substances 0.000 claims description 43
- 239000004065 semiconductor Substances 0.000 claims description 36
- 239000002184 metal Substances 0.000 claims description 29
- 239000011229 interlayer Substances 0.000 claims description 28
- 238000001259 photo etching Methods 0.000 claims description 12
- 230000015572 biosynthetic process Effects 0.000 claims description 10
- 239000000203 mixture Substances 0.000 claims description 10
- 230000008569 process Effects 0.000 claims description 8
- 239000012535 impurity Substances 0.000 claims description 7
- 239000000126 substance Substances 0.000 claims description 6
- 238000001039 wet etching Methods 0.000 claims description 6
- 230000001105 regulatory effect Effects 0.000 claims description 5
- 230000015556 catabolic process Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
- H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
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- Engineering & Computer Science (AREA)
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- Ceramic Engineering (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本发明公开了一种载流子存储型IGBT，包括：漂移区，P型体区，多个沟槽，各沟槽穿过P型体区进入到漂移区中；在沟槽中形成有栅介质层和多晶硅栅；在漂移区的底部表面形成有由P+区组成的空穴注入层；在漂移区和P型体区界面位置处形成有空穴存储层，空穴存储层包括交替排列的第一N+层和第二P型层，且各沟槽的侧面和空穴存储层中的第一N+层接触；空穴存储层的第一N+层用于阻挡空穴进入到P型体区中；第一N+层和第二P型层的电荷相平衡，并在器件反向偏置时第一N+层和第二P型层互相横向耗尽，用以改善电场分布并提升反向耐压。本发明还公开了一种载流子存储型IGBT的制造方法。本发明能在降低IGBT导通压降的同时改善器件的反向耐压。
Description
技术领域
本发明涉及一种半导体集成电路制造领域，特别是涉及一种载流子存储型IGBT；本发明还涉及一种载流子存储型IGBT的制造方法。
背景技术
绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor,IGBT)是由双极型三极管(BJT)和绝缘栅型场效应管(MOSFET)组成的复合全控型电压驱动式功率半导体器件,其中BJT一般采用能工作在高电压和高电流下的巨型晶体管(Giant Transistor，GTR)也即电力晶体管；IGTB兼有MOSFET的高输入阻抗和GTR的低导通压降两方面的优点。非常适合应用于直流电压为600V及以上的变流系统如交流电机、变频器、开关电源、照明电路、牵引传动等领域。
饱和压降即VCE(sat)与关断损耗即Eoff是IGBT器件的重要两个参数，VCE(sat)与Eoff之间存在一个权衡(trade-off)，如何优化这个trade-off成为优化IGBT器件的重要目标。
引入电荷存储层(carrier stored，CS)结构，打破了传统的VCE(sat)与Eoff的trade-off关系，使其trade-off更加的优化，从而实现了更好的IGBT器件性能。
如图1所示，是现有载流子存储型IGBT即CS IGBT结构示意图；现有载流子存储型IGBT包括：
漂移区101，由形成于半导体衬底如硅衬底表面的N型轻掺杂区组成，N型掺杂区能采用N型外延层组成。
P型体区102，形成于所述漂移区101表面。
多个沟槽，各所述沟槽穿过所述P型体区102且各所述沟槽的进入到所述漂移区101中。
在各所述沟槽的底部表面和侧面形成有栅介质层如栅氧化层104，在各所述沟槽中填充有多晶硅栅105；被各所述多晶硅栅105侧面覆盖的所述P型体区102表面用于形成沟道。
在所述漂移区101的底部表面形成有由P+区组成的空穴注入层111；空穴注入层111能够通过对半导体衬底减薄后形成，空穴注入层111的掺杂直接采用P+掺杂的半导体衬底的杂质或者在半导体衬底减薄后通过离子注入形成。
在所述漂移区101和所述P型体区102界面位置处形成有由N+层组成的空穴存储层103。
在所述P型体区102表面形成有由N+区组成的源区106。
在所述半导体衬底的正面形成有层间膜107，所述层间膜107将所述源区106、所述多晶硅栅105和所述P型体区102表面覆盖。
在所述源区106和所述多晶硅栅105的顶部分别形成有穿过所述层间膜107的接触孔108。在所述源区106所对应的所述接触孔108的底部形成有P+注入区109，所述P+注入区109穿过所述源区106并和底部的所述P阱相接触。
在所述层间膜107的表面形成有正面金属层110图形结构，所述正面金属层110图形结构分别形成发射极和栅极，所述发射极通过对应的接触孔108和底部的所述源区106接触，所述栅极通过对应的接触孔108和底部的所述多晶硅栅105接触。
在所述空穴注入层111的底部表面形成有由背面金属层组成的集电极。图1所示的IGBT为非穿通型(No Punch Through，NPT)IGBT，在所述漂移区101和所述空穴注入层111之间没有形成N+缓冲层。IGBT也能为穿通型(PT)IGBT或弱穿通型(LPT)IGBT。
空穴存储层103是所述漂移区101中额外在掺入N型杂质形成的，空穴存储层103作为空穴的势垒能够对空穴形成良好的阻挡从而提高整个漂移区101的载流子整体浓度，对漂移区实现了电导调制，能使VCE(sat)降低；同时，空穴存储层103改善了漂移区的载流子分布，在一定的VCE(sat)条件下，可获得更小的关断时间，所以能降低关断损耗Eoff。
但因为空穴存储层103的引入，会改变IGBT反向耐压时电场分布，降低其耐压，如图1中的右侧曲线所示，曲线202为没有空穴存储层103时IGBT反向耐压时电场分布曲线，曲线201为存在空穴存储层103时IGBT反向耐压时电场分布曲线，X轴对应于器件的深度且各位置和图1左侧结构图的对应深度位置相同，Y轴为电场强度值，可以看出，空穴存储层103加入后的漂移区101中的电场强度值会降低，原因为：虚线圈203所示区域对应于空穴存储层103形成位置处的电场强度，可知，空穴存储层103的厚度范围内电场强度的下降速度较快，这导致了器件的耐压能力的降低。
发明内容
本发明所要解决的技术问题是提供一种载流子存储型IGBT，能消除空穴存储层引入对反向耐压的影响，实现在降低IGBT导通压降的同时改善器件的反向耐压。为此，本发明还提供一种载流子存储型IGBT的制造方法。
为解决上述技术问题，本发明提供的载流子存储型IGBT包括：
漂移区，由形成于半导体衬底表面的N型轻掺杂区组成。
P型体区，形成于所述漂移区表面。
多个沟槽，各所述沟槽穿过所述P型体区且各所述沟槽的进入到所述漂移区中。
在各所述沟槽的底部表面和侧面形成有栅介质层，在各所述沟槽中填充有多晶硅栅；被各所述多晶硅栅侧面覆盖的所述P型体区表面用于形成沟道。
在所述漂移区的底部表面形成有由P+区组成的空穴注入层。
在所述漂移区和所述P型体区界面位置处形成有空穴存储层，所述空穴存储层包括交替排列的第一N+层和第二P型层，且各所述沟槽的侧面和所述空穴存储层中的第一N+层接触。
所述空穴存储层的第一N+层用于阻挡空穴从所述漂移区中进入到所述P型体区中；所述空穴存储层的所述第一N+层和所述第二P型层的电荷相平衡，并在器件反向偏置时所述空穴存储层的所述第一N+层和所述第二P型层互相横向耗尽，用以改善电场分布并提升反向耐压。
进一步的改进是，所述半导体衬底为硅衬底。
进一步的改进是，在所述硅衬底表面形成有硅外延层，所述漂移区直接由N型轻掺杂的所述硅外延层组成，所述P型体区形成于所述漂移区表面的所述硅外延层中。
进一步的改进是，所述硅外延层分成N型轻掺杂的第一硅外延子层和P型轻掺杂的第二硅外延子层，所述漂移区由所述第一硅外延子层组成，所述第二硅外延子层位于所述第一硅外延子层的表面，所述P型体区形成于所述第二硅外延子层中；所述空穴存储层在所述第二硅外延子层形成之前通过离子注入形成于所述第一硅外延子层的表面。
进一步的改进是，通过调节所述第一N+层和所述第二P型层的掺杂浓度和横向尺寸，在器件反向偏置时使所述空穴存储层的所述第一N+层和所述第二P型层互相横向完全耗尽。
进一步的改进是，在所述P型体区表面形成有由N+区组成的源区。
在所述半导体衬底的正面形成有层间膜，所述层间膜将所述源区、所述多晶硅栅和所述P型体区表面覆盖。
在所述源区和所述多晶硅栅的顶部分别形成有穿过所述层间膜的接触孔。
在所述层间膜的表面形成有正面金属层图形结构，所述正面金属层图形结构分别形成发射极和栅极，所述发射极通过对应的接触孔和底部的所述源区接触，所述栅极通过对应的接触孔和底部的所述多晶硅栅接触。
在所述空穴注入层的底部表面形成有由背面金属层组成的集电极。
进一步的改进是，在所述源区所对应的所述接触孔的底部形成有P+注入区，所述P+注入区穿过所述源区并和底部的所述P型体区相接触。
进一步的改进是，载流子存储型IGBT为穿通型IGBT、非穿通型IGBT或弱穿通型IGBT。
为解决上述技术问题，本发明提供的载流子存储型IGBT的制造方法包括如下步骤：
步骤一、提供一半导体衬底，在所述半导体衬底表面形成由N型轻掺杂区组成的漂移区。
步骤二、在所述漂移区表面依次形成空穴存储层和P型体区。
所述空穴存储层位于所述漂移区和所述P型体区界面位置处，所述空穴存储层包括交替排列的第一N+层和第二P型层。
步骤三、形成多个沟槽，各所述沟槽穿过所述P型体区且各所述沟槽的进入到所述漂移区中。
各所述沟槽的侧面和所述空穴存储层中的第一N+层接触。
所述空穴存储层的第一N+层用于阻挡空穴从所述漂移区中进入到所述P型体区中；所述空穴存储层的所述第一N+层和所述第二P型层的电荷相平衡，并在器件反向偏置时所述空穴存储层的所述第一N+层和所述第二P型层互相横向耗尽，用以改善电场分布并提升反向耐压。
步骤四、在各所述沟槽的底部表面和侧面形成栅介质层。
步骤五、在形成有所述栅介质层的各所述沟槽中填充多晶硅形成多晶硅栅；被各所述多晶硅栅侧面覆盖的所述P型体区表面用于形成沟道。
进一步的改进是，所述半导体衬底为硅衬底。
进一步的改进是，在所述硅衬底表面形成有硅外延层，所述漂移区直接由N型轻掺杂的所述硅外延层组成；所述P型体区形成于所述漂移区表面的所述硅外延层中。
进一步的改进是，所述硅外延层分成第一硅外延子层和第二硅外延子层；步骤一中所述漂移区由所述第一硅外延子层组成；步骤二包括如下分步骤：
步骤21、在所述漂移区表面分别进行N型离子注入形成各所述第一N+层和进行P型离子注入形成各所述第二P型层。
步骤22、进行外延生长在形成有所述空穴存储层的所述第一硅外延子层表面形成P型掺杂的所述第二硅外延子层，所述P型体区形成于所述第二硅外延子层中。
进一步的改进是，各所述第一N+层的N型离子注入区域通过光刻工艺进行定义，各所述第二P型层的P型离子注入区域通过光刻工艺进行定义。
或者，各所述第一N+层的N型离子注入为全面注入，各所述第二P型层的P型离子注入区域通过光刻工艺进行定义，各所述第二P型层的掺杂由所述第一N+层的N型离子注入杂质和所述第二P型层的P型离子注入杂质叠加形成。
进一步的改进是，通过调节所述第一N+层和所述第二P型层的掺杂浓度和横向尺寸，在器件反向偏置时使所述空穴存储层的所述第一N+层和所述第二P型层互相横向完全耗尽。
进一步的改进是，步骤五之后还包括如下正面工艺步骤：
步骤六、采用光刻加注入工艺在所述P型体区表面形成由N+区组成的源区。
步骤七、在所述半导体衬底的正面淀积层间膜，所述层间膜将所述源区、所述多晶硅栅和所述P型体区表面覆盖。
步骤八、对所述层间膜进行光刻刻蚀形成穿过所述层间膜的接触孔的开口，所述接触孔的开口将底部对应的所述源区或所述栅极结构暴露出来。
之后，在所述接触孔的开口中填充金属。
步骤九、形成正面金属层，对所述正面金属层进行光刻刻蚀形成发射极和栅极，所述发射极通过对应的接触孔和底部的所述源区接触，所述栅极通过对应的接触孔和底部的所述多晶硅栅接触。
进一步的改进是，步骤八中所述接触孔的开口打开后、金属填充前还包括：
进行P+注入在所述源区所对应的所述接触孔的底部形成P+注入区，所述P+注入区穿过所述源区并和底部的所述P型体区相接触。
进一步的改进是，步骤九之后，还包括如下背面工艺步骤：
步骤十、对所述半导体衬底进行减薄。
步骤十一、进行P型离子注入在所述漂移区的底部表面形成由P+区组成的空穴注入层。
步骤十二、形成背面金属层，所述背面金属层和所述空穴注入层接触引出集电极。
在所述漂移区和所述P型体区界面位置处形成有空穴存储层，所述空穴存储层包括交替排列的第一N+层和第二P型层，且各所述沟槽的侧面和所述空穴存储层中的第一N+层接触。
所述空穴存储层的第一N+层用于阻挡空穴从所述漂移区中进入到所述P型体区中；所述空穴存储层的所述第一N+层和所述第二P型层的电荷相平衡，并在器件反向偏置时所述空穴存储层的所述第一N+层和所述第二P型层互相横向耗尽，用以改善电场分布并提升反向耐压。
本发明通过在空穴存储层的N+层内引入P型层，且将组成空穴存储层的第一N+层和第二P型层交替排列，一方面能够保证第一N+层对阻挡空穴，从而能增强电导调制，从而降低IGBT导通压降；另一方面，本发明通过第一N+层和第二P型层互相间的横向耗尽，能改善电场分布并提升反向耐压；所以本发明能保证在不牺牲击穿电压的前提下，有效降低IGBT的导通压降。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有载流子存储型IGBT结构的示意图；
图2是本发明实施例载流子存储型IGBT的结构示意图；
图3是图2所示结构的电场分布；
图4A-图4J是本发明实施例方法各步骤中器件的结构示意图。
具体实施方式
如图2所示，是本发明实施例载流子存储型IGBT的结构示意图；本发明实施例载流子存储型IGBT包括：
漂移区1，由形成于半导体衬底表面的N型轻掺杂区组成。
P型体区2，形成于所述漂移区1表面。
较佳为，所述半导体衬底为硅衬底。在所述硅衬底表面形成有硅外延层，所述漂移区1直接由N型轻掺杂的所述硅外延层组成，所述P型体区2形成于所述漂移区1表面的所述硅外延层中。
所述硅外延层分成N型轻掺杂的第一硅外延子层和P型轻掺杂的第二硅外延子层，所述漂移区1由所述第一硅外延子层组成，所述第二硅外延子层位于所述第一硅外延子层的表面，所述P型体区2由所述第二硅外延子层组成。后续的空穴存储层在所述第二硅外延子层形成之前通过离子注入形成于所述第一硅外延子层的表面。
多个沟槽，各所述沟槽穿过所述P型体区2且各所述沟槽的进入到所述漂移区1中。
在各所述沟槽的底部表面和侧面形成有栅介质层4，在各所述沟槽中填充有多晶硅栅5；被各所述多晶硅栅5侧面覆盖的所述P型体区2表面用于形成沟道。
在所述漂移区1的底部表面形成有由P+区组成的空穴注入层11。所述空穴注入层11能够直接由采用P+掺杂的半导体衬底减薄后形成；或者，所述空穴注入层11由半导体衬底减薄后进行P+掺杂形成。
在所述漂移区1和所述P型体区2界面位置处形成有空穴存储层，所述空穴存储层包括交替排列的第一N+层3a和第二P型层3b，且各所述沟槽的侧面和所述空穴存储层中的第一N+层3a接触。
所述空穴存储层的第一N+层3a用于阻挡空穴从所述漂移区1中进入到所述P型体区2中；所述空穴存储层的所述第一N+层3a和所述第二P型层3b的电荷相平衡，并在器件反向偏置时所述空穴存储层的所述第一N+层3a和所述第二P型层3b互相横向耗尽，用以改善电场分布并提升反向耐压。较佳为，通过调节所述第一N+层3a和所述第二P型层3b的掺杂浓度和横向尺寸，在器件反向偏置时使所述空穴存储层的所述第一N+层3a和所述第二P型层3b互相横向完全耗尽。
还包括：
在所述P型体区2表面形成有由N+区组成的源区6。
在所述半导体衬底的正面形成有层间膜7，所述层间膜7将所述源区6、所述多晶硅栅5和所述P型体区2表面覆盖。
在所述源区6和所述多晶硅栅5的顶部分别形成有穿过所述层间膜7的接触孔8。在所述源区6所对应的所述接触孔8的底部形成有P+注入区9，所述P+注入区9穿过所述源区6并和底部的所述P型体区2相接触。
在所述层间膜7的表面形成有正面金属层10图形结构，所述正面金属层10图形结构分别形成发射极和栅极，所述发射极通过对应的接触孔8和底部的所述源区6接触，所述栅极通过对应的接触孔8和底部的所述多晶硅栅5接触。
在所述空穴注入层11的底部表面形成有由背面金属层组成的集电极。本发明实施例中，载流子存储型IGBT为非穿通型IGBT，在漂移区1和空穴注入层11之间没有形成N+缓冲层。在其他实施例中，载流子存储型IGBT也能为穿通型IGBT或弱穿通型IGBT。
本发明实施例通过在空穴存储层的N+层内引入P型层，且将组成空穴存储层的第一N+层3a和第二P型层3b交替排列，一方面能够保证第一N+层3a对阻挡空穴，从而能增强电导调制，从而降低IGBT导通压降；另一方面，本发明实施例通过第一N+层3a和第二P型层3b互相间的横向耗尽，能改善电场分布并提升反向耐压；所以本发明实施例能保证在不牺牲击穿电压的前提下，有效降低IGBT的导通压降。如图3中的右侧曲线所示，曲线204为存在本发明实施例的空穴存储层时IGBT反向耐压时电场分布曲线，X轴对应于器件的深度且各位置和图3左侧结构图的对应深度位置相同，Y轴为电场强度值，虚线圈205所示区域对应于空穴存储层形成位置处的电场强度，可以看出，虚线圈205所示区域的空穴存储层的厚度范围内电场强度保持不变，相比于图1的曲线201可知，本发明实施例能够提高空穴存储层的厚度范围内电场强度从而能提高器件的耐压能力。
如图4A至图4J所示，是本发明实施例方法各步骤中器件的结构示意图。本发明实施例载流子存储型IGBT的制造方法包括如下步骤：
步骤一、如图4A所示，提供一半导体衬底，在所述半导体衬底表面形成由N型轻掺杂区组成的漂移区1。
较佳为，所述半导体衬底为硅衬底。在所述硅衬底表面形成有第一硅外延子层，所述漂移区1直接由N型轻掺杂的所述第一硅外延子层组成。
所示半导体衬底为P+掺杂，此时，所述半导体衬底的P+掺杂直接作为空穴注入层11，后续步骤中仅需进一步对所述半导体衬底进行减薄即可得到所需厚度的空穴注入层11。在其他实施例中，所述半导体衬底也能不采用P+掺杂，空穴注入层11将会由后续的对半导体衬底进行减薄后进行P+注入形成。
步骤二、在所述漂移区1表面依次形成空穴存储层和P型体区2；
所述空穴存储层位于所述漂移区1和所述P型体区2界面位置处，所述空穴存储层包括交替排列的第一N+层3a和第二P型层3b。
本发明实施例方法中，所述硅外延层分成第一硅外延子层和第二硅外延子层；步骤一中所述漂移区1由所述第一硅外延子层组成；步骤二包括如下分步骤：
步骤21、在所述漂移区1表面分别进行N型离子注入形成各所述第一N+层3a和进行P型离子注入形成各所述第二P型层3b。
较佳为，如图4B所示，各所述第一N+层3a的N型离子注入为全面注入。接着，如图4C所示，各所述第二P型层3b的P型离子注入区域通过光刻工艺形成的光刻胶图形301进行定义，各所述第二P型层3b的掺杂由所述第一N+层3a的N型离子注入杂质和所述第二P型层3b的P型离子注入杂质叠加形成。在其他实施例中也能为：各所述第一N+层3a的N型离子注入区域通过光刻工艺进行定义，各所述第二P型层3b的P型离子注入区域通过光刻工艺进行定义；
步骤22、如图4D所示，进行外延生长在形成有所述空穴存储层的所述第一硅外延子层表面形成P型掺杂的所述第二硅外延子层2。
步骤三、如图4E所示，形成多个沟槽302，各所述沟槽302穿过所述P型体区2且各所述沟槽302的进入到所述漂移区1中。
各所述沟槽302的侧面和所述空穴存储层中的第一N+层3a接触。
所述空穴存储层的第一N+层3a用于阻挡空穴从所述漂移区1中进入到所述P型体区2中；所述空穴存储层的所述第一N+层3a和所述第二P型层3b的电荷相平衡，并在器件反向偏置时所述空穴存储层的所述第一N+层3a和所述第二P型层3b互相横向耗尽，用以改善电场分布并提升反向耐压。较佳为，通过调节所述第一N+层3a和所述第二P型层3b的掺杂浓度和横向尺寸，在器件反向偏置时使所述空穴存储层的所述第一N+层3a和所述第二P型层3b互相横向完全耗尽。
步骤四、如图4F所示，在各所述沟槽的底部表面和侧面形成栅介质层4，较佳为，所述栅介质层4为通过热氧化工艺形成的栅氧化层。
步骤五、如图4G所示，在形成有所述栅介质层4的各所述沟槽中填充多晶硅形成多晶硅栅5。如图4H所示，通过对所述第二硅外延子层进行离子注入组成所述P型体区2。被各所述多晶硅栅5侧面覆盖的所述P型体区2表面用于形成沟道。
步骤五之后还包括如下正面工艺步骤：
步骤六、如图4H所示，采用光刻加注入工艺在所述P型体区2表面形成由N+区组成的源区6。
步骤七、如图4I所示，在所述半导体衬底的正面淀积层间膜7，所述层间膜7将所述源区6、所述多晶硅栅5和所述P型体区2表面覆盖。
步骤八、如图4J所示，对所述层间膜7进行光刻刻蚀形成穿过所述层间膜7的接触孔8的开口，所述接触孔8的开口将底部对应的所述源区6或所述栅极结构暴露出来。
进行P+注入在所述源区6所对应的所述接触孔8的底部形成P+注入区9，所述P+注入区9穿过所述源区6并和底部的所述P型体区2相接触。
之后，在所述接触孔8的开口中填充金属。
步骤九、如图2所示，形成正面金属层10，对所述正面金属层10进行光刻刻蚀形成发射极和栅极，所述发射极通过对应的接触孔8和底部的所述源区6接触，所述栅极通过对应的接触孔8和底部的所述多晶硅栅5接触。
步骤九之后，还包括如下背面工艺步骤：
步骤十、如图4J所示，对所述半导体衬底进行减薄。
步骤十一、直接由减薄后的具有P+掺杂的所述半导体衬底组成所述空穴注入层11。在其它实施例中也能为：所述半导体衬底减薄后，进行P型离子注入在所述漂移区1的底部表面形成由P+区组成的空穴注入层11。
本发明实施例方法中，载流子存储型IGBT为非穿通型IGBT，在漂移区1和空穴注入层11之间没有形成N+缓冲层。在其他实施例中，载流子存储型IGBT也能为穿通型IGBT或弱穿通型IGBT。
步骤十二、形成背面金属层，所述背面金属层和所述空穴注入层11接触引出集电极。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (18)
1.一种载流子存储型IGBT，其特征在于，包括：
漂移区，由形成于半导体衬底表面的N型轻掺杂区组成；
P型体区，形成于所述漂移区表面；
多个沟槽，各所述沟槽穿过所述P型体区且各所述沟槽的进入到所述漂移区中；
在各所述沟槽的底部表面和侧面形成有栅介质层，在各所述沟槽中填充有多晶硅栅；被各所述多晶硅栅侧面覆盖的所述P型体区表面用于形成沟道；
在所述漂移区的底部表面形成有由P+区组成的空穴注入层；
在所述漂移区和所述P型体区界面位置处形成有空穴存储层，所述空穴存储层包括交替排列的第一N+层和第二P型层，且各所述沟槽的侧面和所述空穴存储层中的第一N+层接触；
所述空穴存储层的第一N+层用于阻挡空穴从所述漂移区中进入到所述P型体区中；所述空穴存储层的所述第一N+层和所述第二P型层的电荷相平衡，并在器件反向偏置时所述空穴存储层的所述第一N+层和所述第二P型层互相横向耗尽，用以改善电场分布并提升反向耐压。
2.如权利要求1所述的载流子存储型IGBT，其特征在于：所述半导体衬底为硅衬底。
3.如权利要求2所述的载流子存储型IGBT，其特征在于：在所述硅衬底表面形成有硅外延层，所述漂移区直接由N型轻掺杂的所述硅外延层组成，所述P型体区形成于所述漂移区表面的所述硅外延层中。
4.如权利要求3所述的载流子存储型IGBT，其特征在于：所述硅外延层分成N型轻掺杂的第一硅外延子层和P型轻掺杂的第二硅外延子层，所述漂移区由所述第一硅外延子层组成，所述第二硅外延子层位于所述第一硅外延子层的表面，所述P型体区形成于所述第二硅外延子层中；所述空穴存储层在所述第二硅外延子层形成之前通过离子注入形成于所述第一硅外延子层的表面。
5.如权利要求1至4中任一权利要求所述的载流子存储型IGBT，其特征在于：通过调节所述第一N+层和所述第二P型层的掺杂浓度和横向尺寸，在器件反向偏置时使所述空穴存储层的所述第一N+层和所述第二P型层互相横向完全耗尽。
6.如权利要求1至4中任一权利要求所述的载流子存储型IGBT，其特征在于：在所述P型体区表面形成有由N+区组成的源区；
在所述半导体衬底的正面形成有层间膜，所述层间膜将所述源区、所述多晶硅栅和所述P型体区表面覆盖；
在所述源区和所述多晶硅栅的顶部分别形成有穿过所述层间膜的接触孔；
在所述层间膜的表面形成有正面金属层图形结构，所述正面金属层图形结构分别形成发射极和栅极，所述发射极通过对应的接触孔和底部的所述源区接触，所述栅极通过对应的接触孔和底部的所述多晶硅栅接触；
在所述空穴注入层的底部表面形成有由背面金属层组成的集电极。
7.如权利要求6所述的载流子存储型IGBT，其特征在于：在所述源区所对应的所述接触孔的底部形成有P+注入区，所述P+注入区穿过所述源区并和底部的所述P型体区相接触。
8.如权利要求1所述的载流子存储型IGBT，其特征在于：载流子存储型IGBT为穿通型IGBT、非穿通型IGBT或弱穿通型IGBT。
9.一种载流子存储型IGBT的制造方法，其特征在于，包括如下步骤：
步骤一、提供一半导体衬底，在所述半导体衬底表面形成由N型轻掺杂区组成的漂移区；
步骤二、在所述漂移区表面依次形成空穴存储层和P型体区；
所述空穴存储层位于所述漂移区和所述P型体区界面位置处，所述空穴存储层包括交替排列的第一N+层和第二P型层；
步骤三、形成多个沟槽，各所述沟槽穿过所述P型体区且各所述沟槽的进入到所述漂移区中；
各所述沟槽的侧面和所述空穴存储层中的第一N+层接触；
所述空穴存储层的第一N+层用于阻挡空穴从所述漂移区中进入到所述P型体区中；所述空穴存储层的所述第一N+层和所述第二P型层的电荷相平衡，并在器件反向偏置时所述空穴存储层的所述第一N+层和所述第二P型层互相横向耗尽，用以改善电场分布并提升反向耐压；
步骤四、在各所述沟槽的底部表面和侧面形成栅介质层；
步骤五、在形成有所述栅介质层的各所述沟槽中填充多晶硅形成多晶硅栅；被各所述多晶硅栅侧面覆盖的所述P型体区表面用于形成沟道。
10.如权利要求9所述的载流子存储型IGBT的制造方法，其特征在于：所述半导体衬底为硅衬底。
11.如权利要求10所述的载流子存储型IGBT的制造方法，其特征在于：在所述硅衬底表面形成有硅外延层，所述漂移区直接由N型轻掺杂的所述硅外延层组成；所述P型体区形成于所述漂移区表面的所述硅外延层中。
12.如权利要求11所述的载流子存储型IGBT的制造方法，其特征在于：所述硅外延层分成第一硅外延子层和第二硅外延子层；步骤一中所述漂移区由所述第一硅外延子层组成；步骤二包括如下分步骤：
步骤21、在所述漂移区表面分别进行N型离子注入形成各所述第一N+层和进行P型离子注入形成各所述第二P型层；
步骤22、进行外延生长在形成有所述空穴存储层的所述第一硅外延子层表面形成P型掺杂的所述第二硅外延子层，所述P型体区形成于所述第二硅外延子层中。
13.如权利要求12所述的载流子存储型IGBT的制造方法，其特征在于：各所述第一N+层的N型离子注入区域通过光刻工艺进行定义，各所述第二P型层的P型离子注入区域通过光刻工艺进行定义；
或者，各所述第一N+层的N型离子注入为全面注入，各所述第二P型层的P型离子注入区域通过光刻工艺进行定义，各所述第二P型层的掺杂由所述第一N+层的N型离子注入杂质和所述第二P型层的P型离子注入杂质叠加形成。
14.如权利要求9至13中任一权利要求所述的载流子存储型IGBT的制造方法，其特征在于：通过调节所述第一N+层和所述第二P型层的掺杂浓度和横向尺寸，在器件反向偏置时使所述空穴存储层的所述第一N+层和所述第二P型层互相横向完全耗尽。
15.如权利要求9至13中任一权利要求所述的载流子存储型IGBT的制造方法，其特征在于，步骤五之后还包括如下正面工艺步骤：
步骤六、采用光刻加注入工艺在所述P型体区表面形成由N+区组成的源区；
步骤七、在所述半导体衬底的正面淀积层间膜，所述层间膜将所述源区、所述多晶硅栅和所述P型体区表面覆盖；
步骤八、对所述层间膜进行光刻刻蚀形成穿过所述层间膜的接触孔的开口，所述接触孔的开口将底部对应的所述源区或所述栅极结构暴露出来；
之后，在所述接触孔的开口中填充金属；
步骤九、形成正面金属层，对所述正面金属层进行光刻刻蚀形成发射极和栅极，所述发射极通过对应的接触孔和底部的所述源区接触，所述栅极通过对应的接触孔和底部的所述多晶硅栅接触。
16.如权利要求15所述的载流子存储型IGBT的制造方法，其特征在于：步骤八中所述接触孔的开口打开后、金属填充前还包括：
进行P+注入在所述源区所对应的所述接触孔的底部形成P+注入区，所述P+注入区穿过所述源区并和底部的所述P型体区相接触。
17.如权利要求15所述的载流子存储型IGBT的制造方法，其特征在于，步骤九之后，还包括如下背面工艺步骤：
步骤十、对所述半导体衬底进行减薄；
步骤十一、进行P型离子注入在所述漂移区的底部表面形成由P+区组成的空穴注入层；
步骤十二、形成背面金属层，所述背面金属层和所述空穴注入层接触引出集电极。
18.如权利要求9所述的载流子存储型IGBT的制造方法，其特征在于：载流子存储型IGBT为穿通型IGBT、非穿通型IGBT或弱穿通型IGBT。
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| CN106098760A true CN106098760A (zh) | 2016-11-09 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| CN201610427926.8A Pending CN106098760A (zh) | 2016-06-16 | 2016-06-16 | 载流子存储型igbt及其制造方法 |
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