CN110783329A - 具有防止反向工程的特征的半导体器件 - Google Patents

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Abstract

本发明涉及具有防止反向工程的特征的半导体器件。期望设计和制造抵御现代反向工程技术的电子芯片。本文公开了一种允许设计难以使用现代拆解技术进行反向工程的芯片设计的方法和器件。所公开的器件使用具有相同几何形状但是不同电压电平的器件，以产生不同逻辑器件。可替选地，所公开的器件使用具有不同几何形状和相同运行特性的器件。也公开了一种使用这些器件设计芯片的方法。

Description

具有防止反向工程的特征的半导体器件
本申请是2015年4月30日提交的国际申请日为2012年12月14日的申请号为201280076808.7(PCT/US2012/069819)的，发明名称为“具有防止反向工程的特征的半导体器件”的专利申请的分案申请。
本申请是于2011年7月29日提交的美国专利申请No.13/194,452的分案，其要求于2011年6月7日提交的美国临时专利申请No.61/494,172的权益，通过引用以其整体被并入于此。
背景技术
期望设计一种难以进行反向工程，以保护电路设计的电子芯片。已知的反向工程技术包括拆解芯片的层以暴露逻辑器件的方法。
半导体拆解技术通常包括对器件层成像、移除该层、对下一层成像、移除该层等等，直到实现半导体器件的完整表示。通常使用光学或电子显微镜实现层成像。通过使用物理手段，诸如研磨或抛光；通过借助蚀刻专用化合物的化学手段；通过使用激光或聚焦离子束技术(FIB)；或者通过能够移除层的任何其它已知方法完成层移除。图1示出通过拆解反向工程技术成像的一些半导体层和区域。
一旦完成了半导体器件拆解，并且集合了成像信息，就能够通过扩散、多晶硅和井区域重新构造器件的逻辑功能，以限定用于产生逻辑栅极的MOS器件，以及限定逻辑栅极如何互连的金属层。图2示出半导体层如何限定MOS器件。
美国专利号7,711,964公开了一种保护逻辑构造数据的方法。对逻辑器件的构造数据加密，并且使用硅密钥对解密密钥加密。将经加密的解密密钥和构造传输至逻辑器件。使用硅密钥对解密密钥解密，然后使用解密密钥对构造数据解密。关联这种方法的一个问题在于，不能保护芯片不受上述物理反向工程的影响。
已知许多其它的密码技术。但是，所有密码技术都易受传统拆解技术的影响。
本文公开了一种设计抵御这些技术的半导体器件的方法。在该半导体器件中，物理几何形状不明确地指示出器件的功能。例如，该半导体器件被设计成两个或更多种类型的逻辑器件具有相同的物理几何形状。当执行拆解方法时，两个或更多个器件将显示相同的物理几何形状，但是这些两个或更多个器件具有不同的逻辑功能。这防止了执行反向工程的人通过观察器件几何形状的已知方法确定逻辑功能。
采用所公开的方法和器件将迫使反向工程采用更困难的技术。这些技术更耗时，更昂贵，并且更可能出错。
发明内容
本方法和器件提出了一种难以使用已知技术进行反向工程的半导体器件。
一种器件是包括第一器件和第二器件的电子元件。第一器件具有第一几何形状和第一特性，并且第二器件具有第二几何形状和第二特性。第一几何形状和第二几何形状相同，并且第二特性与第一特性不同。该电子元件可包括另外的器件。这些器件可为有源器件，或者它们可为硅化多晶电阻器(silicided poly resistor)和非硅化多晶电阻器。
第二种器件是包括第一逻辑器件和第二逻辑器件的电子电路。第一逻辑器件和第二逻辑器件中的至少一个由第一器件和第二器件组成，第一器件具有第一几何形状和第一特性，并且第二器件具有第二几何形状和第二特性。第一几何形状和第二几何形状相同，并且第二特性与第一特性不同。
提供了一种制造抵御反向工程的半导体器件的方法。该方法包括提供一个或多个不可见的偏压发生器，该偏压发生器具有拥有第一几何形状和第一特性的第一器件，以及具有第二几何形状和第二特性的第二器件，其中第一几何形状和第二几何形状相同，并且第二特性与第一特性不同。设置多个逻辑器件，并且一个或多个不可见的偏压发生器随机地分布在逻辑器件内。
提供了一种设计制造抵御反向工程的半导体器件的方法。该方法包括提供一个或多个不可见的偏压发生器，该偏压发生器具有拥有第一几何形状和第一偏压的第一器件，以及具有第二几何形状和第二偏压的第二器件，其中第一几何形状和第二几何形状相同，并且第二偏压与第一偏压不同。该方法也包括提供多个逻辑器件；和在逻辑器件内随机地分布该一个或多个不可见的偏压发生器。
提供了另一种制造抵御反向工程的半导体器件的方法。该方法包括提供衬底、提供第一金属层，其中电子器件的输出端位于第一金属层上。该方法也包括提供第二金属层，其中电子器件的栅极位于第二金属层上，其中第一金属层位于第二金属层之下，并且必需移除第二金属层，以便测试输出端的电平。
通过应根据附图阅读的下文实施例的详细说明，将更充分地理解本发明的这些和其它特征和目标。
在这一点上，在详细地解释本发明的至少一个实施例之前，应理解，本发明的应用不限于说明中提出的或附图中例示的构造细节和组件布置。本发明能够为其它实施例，并且能够以各种方式执行本发明。同样地，应理解，本文中以及摘要中采用的措词和术语是为了说明，并且不应将其理解为限制。
同样地，本领域技术人员应明白，本公开所基于的概念可易于用作设计用于执行本发明的几个目的的其它结构、方法和系统的基础。因此，应将权利要求视为包括这些等效构造，只要它们不偏离本发明的精神和范围。
附图说明
并入本说明书并且形成其一部分的附图例示了本发明的实施例，并且与说明一起用于解释本发明的原理；
图1例示了通过拆解反向工程技术成像的半导体层和区域；
图2例示了半导体层如何限定MOS器件；
图3例示了抵御传统反向工程技术的电路；
图4例示了使用比较器的电路构造；
图5例示了使用比较器的第二构造；
图6例示了无比较器的电路构造；
图7例示了无比较器的第二电路构造；
图8例示了具有6个有源器件的电路构造；
图9A例示了使用所公开的技术的多路复用器；
图9B例示了使用所公开的技术的多路复用器的第二实施例；
图10例示了“NAND”逻辑功能的具体实现；
图11例示了“NOR”逻辑功能的具体实现；
图12例示了“INVERT”逻辑功能的具体实现；
图13例示了“BUFFER”逻辑功能的具体实现；
图14例示了“XOR”逻辑功能的具体实现；
图15例示了“XNOR”逻辑功能的具体实现；
图16A例示了具有有源组件的IBG器件；
图16B例示了具有有源组件的IBG器件的可替换实施例；
图17例示了由电阻器组成的电路；
图18例示了具有有源器件的硅晶片的侧视图。
具体实施方式
含逻辑功能的许多半导体工艺提供在不同环境下使用的不同类型的MOS器件。例如，一种器件能够仅在较低电压下运行，并且能够按使几何形状(geometry)最小化的尺寸形成。另一种器件能够在较高电压下运行但不能够使几何形状最小化。使用这种器件允许半导体器件对接与内部尺寸最小化的器件相比电压更高的外部信号。
通常能够通过扩散材料的电特性控制上述实例中的这种MOS器件。通过使用离子植入剂量和能量轻微地改变这种材料的原子结构而改变这些特性。通常将该工艺描述为“掺杂”。不能通过传统的反向工程拆解技术检测电性质的这种轻微改变。
为了提供一种抵御这些反向工程技术的器件，已经开发了一种不可见的偏压发生器(IBG)。IBG被定义为下列电子器件，其具有至少两个内部器件，其中不能使用内部器件的物理几何形状确定IBG的运行特性。
IBG的一个实例为下列器件，其中两个内部器件具有相同几何形状，但是不同地运行。例如，第一器件可为在第一电压电平下运行的晶体管，而第二器件为在不同电压电平下运行的晶体管。在另一实例中，第一器件为硅化多晶电阻器，而第二器件为非硅化多晶电阻器。在另一实例中，使用导电墨水以产生电子电路，并且墨水中的导电材料的量在两个元件之间变化。
IBG的另一实例为下列器件，其中两个内部器件具有不同几何形状，但是具有相同的运行特性。例如，第一器件可为以第一特性运行的晶体管，并且第二器件为以相同特性运行的更大晶体管。在另一实例中，第一器件为硅化多晶电阻器，而第二器件为非硅化多晶电阻器。在另一实例中，使用导电墨水以产生电子电路，并且墨水中的导电材料的量在两个元件之间变化。
图3例示了一种向半导体器件拆解技术提供有效制止的电路。该电路取决于由于轻微掺杂变化导致的电差异，同时保持相同的器件几何形状。通过到VCC的漏电流对P沟道器件301、302上的栅极充电，而通过到GND的漏电流对N沟道器件303、304上的栅极充电。导电沟道的深度由扩散区域的掺杂水平确定，其继而确定在图3中标以VA和VB的P和N沟道器件结上的电压电平。使用电压偏压电平差作为确定该器件是否具有“1”或“0”的逻辑输出的标准。因为逻辑标准基于这些电压差，所以VA和VB能够为任何电压电平。由于图3的电路包括用于P和N沟道器件的相同几何形状，所以仅有的性能差异是由于高压(3.3V)和低压(2.5V)器件之间的掺杂水平差异。
IBG电路的优点在于易于通过现有方法构造。同样地，能够使用IBG电路，以通过改变高压器件和低压器件的数目而产生许多不同的逻辑单元。
存在许多IBG电路构造。图4例示了使用比较器的电路构造。在该构造中，所产生的电压电平不足以直接对接数字逻辑。因此，使用比较器以确定高压和低压之间的差异。
图4例示了其中存在16个晶体管器件(401至416)的实施例。每个晶体管都能够为P型或N型器件。每个器件也都能够为高压器件或低压器件。在优选实施例中，高压器件以3.3V运行，而低压器件以2.5V运行。在例证性实施例中，晶体管402、403、404、409、411和412为低压P型器件。晶体管401和410为高压P型器件。晶体管405、407、408、414、415和416为低压N型器件。晶体管406和413为高压N型器件。器件420给出“HI”电压输出，而器件430给出“LO”电压输出。比较“HI”输出与“LO”输出，以确定是否输出二进制数“1”或“0”。器件420的几何形状和尺寸与器件430的几何形状和尺寸相同。两个器件之间的仅有可辨差异在于高压晶体管和低压晶体管之间的掺杂水平。由于器件420的尺寸和几何形状与器件430的相同，所以不可能使用传统的反向工程拆解技术确定这两个器件之间的差异。
图5例示了使用比较器以确定器件的逻辑电平的IBG的第二实施例。与图4中所示的实施例类似，存在16个晶体管器件(501至516)。每个晶体管都能够为P型或N型器件。每个器件也都能够为高压器件或低压器件。在优选实施例中，高压器件以3.3V运行，而低压器件以2.5V运行。在例证性实施例中，晶体管502、503、504、509、511和512为低压P型器件。晶体管501和510为高压P型器件。晶体管505、507、508、514、515和516为低压N型器件。晶体管506和513为高压N型器件。器件520给出“HI”电压输出，而器件530给出“LO”电压输出。比较“HI”输出与“LO”输出，以确定是否输出二进制数“1”或“0”。器件520的几何形状和尺寸与器件530的几何形状和尺寸相同。两个器件之间的仅有可辨差异在于高压晶体管和低压晶体管之间的掺杂水平。由于器件520的尺寸和几何形状与器件530的相同，所以不可能使用传统的反向工程拆解技术确定这两个器件之间的差异。
如果半导体芯片包括图4或图5中所述的IBG，则人们就极其难以尝试使用拆解技术对芯片进行反向工程，以确定位于芯片上的IBG器件的功能，因为内部器件的几何形状是相同的。
图6和图7例示了其中电压电平足以直接对接芯片上的器件的IBG实例。在图6中，器件601为高压P型器件，器件602为低压P型器件，器件603为低压N型器件，并且器件604为高压N型器件。比较LO的输出与HI的输出，以确定是否输出逻辑“1”或逻辑“0”。
在图7中，器件701为高压P型器件，器件702为低压P型器件，器件704为低压N型器件，并且703为高压N型器件。比较LO的输出与HI的输出，以确定是否输出逻辑“1”或逻辑“0”。
图6中所示的IBG具有与图7中所示的IBG相同的几何形状，仅有的差异在于一些晶体管的掺杂水平。因此，如果使用图6中例示的IBG和图7中例示的IBG设计芯片，则非常难以确定通过每种设计做出的器件功能的差异。
图6中所示的IBG能够包括不同构造。在一个实例中，器件601为低压P型器件，器件602为高压P型器件，器件603为低压N型器件，并且604为高压N型器件。在另一实例中，器件601为高压P型器件，器件602为低压P型器件，器件603为高压N型器件，并且604为高压N型器件。在另一实例中，器件601为高压P型器件，器件602为低压P型器件，器件603为低压N型器件，并且604为低压N型器件。在另一实例中，器件601为高压P型器件，器件602为低压P型器件，器件603为低压N型器件，并且604为高压N型器件。对于四器件IBG，可能总共存在16种构造。
图8例示了IBG电路的另一实施例。器件801、802、803示出为P型器件，并且能够为高压或低压器件的任何组合。器件804、805、806示出为N型器件，并且能够为高压或低压器件的任何组合。然而，示出的6个器件能够为P型和N型器件的任何组合。6器件IBG具有总共64种可能构造。此外，IBG能够由任何数目的有源器件组成，其中组合数为“n”的2次幂，其中n为有源器件的数目。
图9A和图9B例示了基于IBG的多路复用器。由于可使用IBG电路选择逻辑功能，所以方便地实施组成数字多路复用器的这些电路，其有效地将两个输入端中的一个引导至其输出端。这些基于IBG的多路复用器仅基于IBG功能选择输入端。图9A中所示的多路复用器选择B输入端，而图9B中所示的多路复用器选择A输入端。这些电路之间的仅有差异在于3.3V和2.5V器件的构造。在图9A中，器件901和906为3.3V器件，而器件902、903、904、905、907和908为2.5V器件。逆变器910提供输入端A的逆变和输入端B的逆变。在图9B中，器件912和915为3.3V器件，而器件911、913、914、916、917和918为2.5V器件。逆变器920提供输入端A的逆变和输入端B的逆变。
图10描绘了“NAND”逻辑功能的具体实现，并且图11例示了“NOR”逻辑功能的具体实现。在图10中，NAND 1010和NOR 1011被输出至MUX 1022。在图11中，NAND 1110和NOR1111被输出至MUX 1112。这两种具体实现在反向工程期间看起来相同，因为这些构造之间的差异在于IBG电路。不了解IBG电路，就不确定这些构造的逻辑功能。
图12例示了逻辑功能“INVERT”的具体实现。图13例示了逻辑功能“BUFFER”的具体实现。图14例示了逻辑功能“XOR”的具体实现。图15例示了逻辑功能“XNOR”的具体实现。将难以对具有图12的“INVERT”和图13的“BUFFER”两者的芯片执行反向工程，因为“INVERT”和“BUFFER”将具有相同外观。难以对具有图14的“XOR”和图15的“XNOR”两者的芯片执行反向工程，因为“XOR”和“XNOR”具有相同外观。不了解IBG电路，就不确定每对具体实现。
反反向工程制止的高压/低压方法的一个优点在于大多数工艺都支持这种区别。许多具体实现被设计成使用低压内部电压，因为随着部件尺寸减小，内部电压也减小。但是，芯片外部以更高电压运行的许多器件和芯片必须能够对接这些器件。因此，仍使用并且正在开发使用更高电压的器件。可能使用P和N器件之间的小掺杂变化，实现低压器件和高压器件之间的差异。
上述IBG器件包括使用掺杂水平控制器件的特性的有源器件。作为实例，已知一种特殊工艺，其中2.5V和3.3V器件之间的掺杂浓度差约为8×E16原子/cm3。具有低于1×E17的掺杂密度差的结构为IBG设计的候选结构。图16为IBG实例。
存在除了2.5V和3.3V器件之外将运行的许多其它器件的组合。例如，2.5V器件能够与5V器件一起使用。1.8V器件、1.5V器件或1.2V器件能够与3.3V器件一起使用。1.2V器件能够与1.8V或2.5V器件一起使用。1.0V器件能够与1.8V、2.5V器件或3.3V器件一起使用。0.85V器件能够与1.8V、2.5V器件或3.3V器件一起使用。该列举仅为例证性的，并且能够使用能够以相同物理几何形状制成的器件的任何组合。
上述实例例示了使用有源器件的IBG器件的可能具体实现。另一种实现IBG器件的方式是使用无源器件。能够使用硅化多晶电阻器和非硅化多晶电阻器制成IBG。使用第一器件将第一偏压设置为有源偏压，并且使用第二器件将第二偏压设置为有源偏压。由于电阻器具有相同几何形状，所以对于传统的反向工程技术硅化多晶电阻器和非硅化多晶电阻器之间的差异将不是显然的。图16A例示了IBG器件的实例。图16B例示了IBG器件的其它实例。
多晶硅具有相当高的电阻，约几百μΩ-cm。多晶硅制成的电阻器件受到这种高电阻的影响，因为随着器件尺寸缩小，多晶硅局部互连的电阻增大。这种电阻增大导致功率消耗增大，以及RC时间延迟更长。向多晶硅器件添加硅化物，因为添加硅化物降低电阻并且提高器件速度。可使用具有比多晶硅小很多的电阻的任何硅化物。硅化钛(TiSi2)和硅化钨(WSi2)是通常使用的两种硅化物。
然后描述一种形成硅化物器件的方法。传统上使用自对准硅化物工艺形成硅化钛。最初使用化学溶液清洁晶片表面，以便清除污染物和颗粒。然后，在真空室内使用氩喷射晶片，以从晶片表面清除自然氧化物。然后溅镀一层晶片表面，以在晶片表面上沉积一层钛。这导致晶片在源极/漏极处以及多晶硅栅极顶部上暴露硅。然后通过使用热退火工艺在多晶硅上形成硅化钛。例如，能够以快速热处理工艺执行退火，以在多晶硅的顶部上以及在源极/漏极的表面上形成硅化钛。由于钛不与二氧化硅反应，所以仅在多晶硅直接接触钛的位置处形成硅化物。然后通过使用湿蚀刻工艺清除未反应的钛，湿蚀刻工艺将未反应的钛暴露于过氧化氢(H2O2)和硫酸(H2SO4)的混合物。最后，对晶片退火，这增大了硅化钛的漏极尺寸。漏极尺寸增大提高了晶片的导电性，并且降低了晶片的接触电阻。
能够在IBG器件中控制的另一特性是阈值电压。能够通过阈值调节植入体控制MOS晶体管的阈值。使用离子植入工艺确保电子系统的电源电压能够开启和闭合IC芯片中的MOS晶体管。阈值调节植入是一种低能量和低电流的植入工艺。通常，在栅极氧化物生长之前执行阈值调节植入。对于CMOS IC芯片，需要两种阈值调节植入工艺，一种用于p型，以及一种用于n型。
在IBG器件中，能够使用上述工艺产生具有相同物理尺寸并且具有不同电阻的电阻器。相反地，能够使用该工艺产生具有不同几何形状和相同电阻的电阻器。
图17例示了通过硅化电阻器实现的IBG器件的实例。将电压源VCC连接至具有电阻器1701、1702、1703、1704的电路。能够通过上述方法将电阻器的电阻设置为具有两种不同电阻水平，其中所有电阻器都具有相同物理几何形状。例如，电阻器1701和1704可为非硅化电阻器，而电阻器1702和1703为硅化电阻器。在该实例中，如果Va小于Vb，则器件的输出为逻辑“1”。如果Va大于或等于Vb，则器件的输出为逻辑“0”。
在另一实施例中，能够使用导电墨水形成这些器件。使用导电墨水以在多种衬底材料上印刷电路。导电墨水包含导电材料，诸如粉末状或薄片状银材料。
能够使用导电墨水实现IBG电路，因为能够改变用于印刷电路的墨水的特性，以产生具有不同特性的器件。例如，能够使用具有一定量导电材料的导电墨水印刷一些器件。然后，使用具有更多(或更少)导电材料的导电墨水印刷另一部分电路。然后，该电路能够具有下列器件，其看起来类似但是不同地运行，或者看起来不同但是运行相同。
一种可能对IBG电路进行反向工程的方法是物理测量电路中的器件。能够使用探针以测量由电路产生的实际电压而实现该目标。为了抵制这种反向工程方法，贯穿设计随机间隔地布置IBG单元。这使得对设计进行反向工程所需的探测大量IBG电路更难。
在可替换实施例中，所使用的IBG电路的类型随机分布。例如，使用IBG电路实现每第三个“AND”栅极，而使用IBG电路实现每第四个“NAND”栅极。随着IBG电路实现的器件数目增大，对芯片进行反向工程的难度也增大。另外，随着通过IBG实现的逻辑器件的类型数增大，对芯片进行反向工程的难度也增大。
在另一实施例中，将逻辑块制作成具有其中的逻辑器件。在每个逻辑块内，IBG都在逻辑块内随机地分布。结果，每个逻辑块内的不同类型的逻辑器件都由IBG器件组成。
在另一实施例中，将逻辑块制作成具有逻辑器件。设计者确定逻辑块的关键点，并且使用IBG实现该关键点。关键点为逻辑块内的点，其中必需了解功能或输出值，以便确定逻辑块的功能。通过IBG在逻辑块内实现关键点是有利的，因为这确保了IBG具有防止反向工程的最大效果。不能确定关键点的值将必然防止反向工程确定逻辑块的正确功能。
例如，如果逻辑块为ADDER，则替换输出端中的数字能够使得不可能确定加法器的功能。这是因为试图对监控逻辑块的功能的芯片进行反向工程的人将预期ADDER的特定输出。当所替换的数字不给出预期结果时，就不确定该逻辑块起加法器的作用。
所公开的系统和方法的另一优点在于，能够使用标准工具和技术设计芯片。在下文段落中描述设计芯片的方法。
设计者创建芯片以及芯片内的逻辑块的总体设计。以已知的硬件设计语言，诸如Verilog或VHDL创建设计。然后将设计合成为标准逻辑，其将设计转换为最优化栅极电平。可使用标准合成工具，诸如Talus Design、Encounter RTL Designer和Design Compiler执行合成。该合成使用供应商提供的标准单元库将逻辑块映射到标准逻辑。然后，使用布局和布线工具产生设计的物理实现。该步骤包括：产生平面布局、电源网格；布置标准单元；实现时钟树；和在单元和输入/输出引脚之间布置连接。布局和布线工具的一些实例为TalusVortex、Encounter Digital Implementation和IC Compiler。使用这种方法，存在多种使用IBG器件设计芯片的各种方式。一种方式是产生和特征化一个或多个新的标准单元库，并且在过程开始时使用该一个或多个新的标准单元。另一种方法是在布局和布线步骤期间自动地或手动地布置IBG器件。
另一种设计芯片的方法是设计者使用原理图输入工具创建设计。设计者手动创建电路，其包括基本的逻辑栅极。设计者能够使用卡诺图最优化逻辑功能性。使用布局输入工具产生设计的物理实现。设计者绘出多边形，以代表以硅实现的实际层。设计者使用这种方法将IBG器件布置在任何期望位置处。
所公开系统和方法的另一优点在于，其能够在任何类型的电子器件中实现。例如，能够以上述技术实现只读存储器(ROM)，并且通过IBG电路的物理实现保护存储器的内容。这使得保护存储器器件而不需要复杂的加密技术。另外，能够在实现中使用一个或IBG设计微处理器或任何其它电子电路。
由于上述器件产生了难以使用传统的拆解技术进行反向工程的设计，所以可能实施另一种方法以对芯片进行反向工程。另一种已知的反向工程方法是在加电的同时探测该器件，以便确定内部器件的运行值。为了执行这些方法，反向工程必需移除晶片的一些层，以暴露器件的输出触点。使这种技术更困难的一种方法在于如上所述地随机地布置逻辑器件。另一种技术是设计一种物理抵御这些技术的芯片。
图18例示了抵御对具有这种特征的芯片进行电子检测的硅晶片。图18示出了晶片的层。晶片具有包括扩散层的基层1801。氧化物层1802位于扩散层1801的顶部上。多晶硅层1803位于氧化物层的顶部上，金属层1 1804位于其上。信号输出端在金属层1 1804中形成。金属层2 1805位于金属层1 1804的顶部上。栅极连接在金属层2 1805中形成。通过这种布局，必需移除一部分金属层2 1805以便探测位于金属层1 1804内的信号输出端。移除一部分金属层2 1805破坏器件的栅极连接，这继而使器件失活。因而，试图探测该器件的反向工程将在反向工程过程期间破坏器件的功能。
在许多上述技术中，使用器件的输出电压电平确定器件的运行。但是能够使用器件的任何其它运行特征。例如，能够在IBG中使用器件的上升时间、电流消耗或运行温度。同样地，能够改变器件的超过一种物理特性。例如，能够控制几何形状和掺杂度以实现IBG。
通过详细说明书应明白本发明的许多特征和优点。因而，附加权利要求有意涵盖落入本发明的精神和范围内的本发明的所有这些特征和优点。此外，由于本领域技术人员应易于明白许多变型和变体，所以不期望将本发明限于所示和所述的精确构造和操作。因而，可在本发明的范围内包括所有适当的变型和等同物。
虽然已经参考特定实施例例示了本发明，但是本领域技术人员应明白，可做出明确地落入本发明的范围内的各种变化和变型。有意在附加权利要求的精神和范围内广泛地保护本发明。

Claims (5)

1.一种电子元件，包括：
第一晶体管器件，所述第一晶体管器件具有第一几何形状和第一输出电压；
第二晶体管器件，所述第二晶体管器件具有第二几何形状和第二输出电压；和
输出端，其中，所述输出端的电平取决于所述第一输出电压和所述第二输出电压的差异；
其中，所述第一几何形状和所述第二几何形状相同，并且当所述第一晶体管器件和所述第二晶体管器件被加载相同的电压时，所述第二输出电压与所述第一输出电压不同；
其中，所述第一输出电压和所述第二输出电压的差异取决于制造所述第一晶体管器件和所述第二晶体管器件的材料的差异。
2.根据权利要求1所述的电子元件，其中，制造所述第一晶体管器件和所述第二晶体管器件的材料的差异具体是指，所述第一晶体管器件的扩散区域有第一掺杂水平，所述第二晶体管器件的扩散区域有第二掺杂水平，所述第一掺杂水平和所述第二掺杂水平不同。
3.一种电子电路，包括：第一逻辑器件和第二逻辑器件；
其中，所述第一逻辑器件和所述第二逻辑器件中的至少一个由第一栅器件和第二栅器件组成，所述第一栅器件具有第一几何形状和第一沟道类型，并且所述第二栅器件具有第二几何形状和第二沟道类型，其中，所述第一几何形状和所述第二几何形状相同，并且所述第二沟道类型与所述第一沟道类型不同；
其中，所述第一沟道类型和所述第二沟道类型的差异取决于制造所述第一逻辑器件和所述第二逻辑器件的材料的差异。
4.根据权利要求3所述的电子电路，其中制造所述第一逻辑器件和所述第二逻辑器件的材料的差异具体是指，所述第一栅器件的扩散区域有第一掺杂水平，所述第二栅器件的扩散区域有第二掺杂水平，所述第一掺杂水平和所述第二掺杂水平不同。
5.根据权利要求4所述的电子电路，所述第一掺杂水平和所述第二掺杂水平的掺杂密度差低于1×E17原子/cm3。
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